JPS62289072A

JPS62289072A - ビデオプリンタ

Info

Publication number: JPS62289072A
Application number: JP61133042A
Authority: JP
Inventors: Susumu Murakami; 進村上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-06-09
Filing date: 1986-06-09
Publication date: 1987-12-15
Anticipated expiration: 2011-08-07
Also published as: JP2521911B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の詳細な説明〔産業上の利用分野〕本発明はビデオプリンタに関する。

〔発明の概要〕

本発明はビデオプリンタに関し、時系列に沿った複数の
単位映像信号をメモリの複数のメモリ領域に所定の順序
で書き込み、このメモリの複数のメモリ領域に書き込ま
れた複数の単位映像信号を時系列に沿って読み出し、こ
の読み出された複数の単位映像信号に応じた複数の画像
を、記録媒体上に時系列に沿った所定の配列状態を以て
プリントするようにしたことにより、比較的速い動きの
ある被写体の分解画像を迅速且つ少ない費用で得ること
ができるようにしたものである。

〔従来の技術〕

例えば、ゴルフやテニスを行っている人の動きを解析し
て、そのフオームの良否を判断する手段としては、ＶＴ
Ｒ，モータドライブ方式の高速度撮影カメラ等を用いた
高速度撮影、フィルム式カメラのストロボを用いた多重
露光、インスタントカメラを用いた連続撮影等がある。

〔発明が解決しようとする問題点〕

しかし、ＶＴＲを用いる場合は、その記録された映像信
号から直ちにハードコピーを得ることばできず、又、カ
メラを用いる場合は、ハードコピーを得るのに時間が掛
かると共に、費用が高いという欠点がある。

そこで、ビデオプリンタ（特開昭５１−２２６５８３号
公報、特開昭５！Ｊ−２２６５８４号公報等）を用いれ
ば、ハードコピーに要する費用は少なくて済む。しかし
、１枚のハードコピーを得るのに数秒〜数十秒かかると
いう欠点がある。

かかる点に鑑み、本発明は比較的速い動きのある被写体
の分解画像を迅速に得るこのできるビデオプリンタを提
案しようとするものである。

〔問題点を解決するための手段〕

本発明によるビデオプリンタは、時系列に沿った複数の
単位映像信号をメモリ　（２４）の複数のメモリ領域ａ
　−ｄに所定の順序で書き込む手段（２８）と、このメ
モリ　（２４）の複数のメモリ領域ａ　−ｄに書き込ま
れた複数の単位映像信号を、時系列に沿って読み出す読
み出し手段（２８）と、この読み出し手段（２８）によ
って読み出された複数の単位映像信号に応した複数の画
像を、記録媒体（３２）ｌに時系列に沿った所定の配列
状態を以てプリントするプリント手段（２７）とを有す
ることを特徴とする。

〔作用〕

かかる本発明によれば、複数の単位映像信号に応じた複
数の画像が、記録媒体（３２）上に時系列に沿った所定
の配列状態を以てプリントされ、比較的速い動きのある
被写体の分解画像を迅速に得ることができる。

〔実施例〕

以下に、図面を参照して、本発明の一実施例を詳細に説
明する。先ず、第１図を参照して、ビデオプリンタの全
体の構成について説明する。

（２１）はテレビカメラで、これよりの複合映像信号（
複合カラー映像信号又は複合モノクローム映像信号）（
ＶＴＲ等よりの複合映像信号も可）が映像増幅器（２２
）を通じてＡ／Ｄ変換器（２３）に供給されて、その映
像信号部分のみが例えば４ビツト（１６階調）のデジタ
ル映像信号に変換される。このデジタル映像信号はメモ
リ（２４）に供給されて書き込まれる。

このメモリ　（２４）は、例えば夫々４ビツトの４個の
フィールドメモリ　（グイナミンクＲＡＭ）Ｍｌ　〜Ｍ
４から構成されている。これらメモリＭ。

〜Ｍ４は、メモリ制御回路（２８）の書き込み制御部（
２８ａ）によってその書き込みが制御されると共に、そ
のリフレッシュ制御部（２８ｂ）によってそのリフレッ
シュが制御される。増幅器（２２）からの複合映像信号
は同期分離回路（３１）に供給されて、これより垂直及
び水平同期信号が分離され、これがメモリ制御回路（２
８）に供給される。

メモリＭ１〜Ｍ４から読み出された映像信号は、出力ス
イノチ回路（２５）に供給されて切換え選択された後、
データ変換器（２６）に供給されて、映像信号のデジタ
ルレベルに応じたパルス幅の被パルス幅変調ライン映像
信号に変換され、これがサーマルヘッド（２７）に供給
される。このサーマルヘッド（２７）は、１列に配列さ
れた、例えば６４０個の発熱抵抗素子から構成されてい
る。

そして、このヘッド（２７）の発熱抵抗素子の配列方向
と直交する方向に、その発熱抵抗素子と対向してロール
状感熱記録紙（３２）（第３図）が移走せしめられる。

出力スイソチ回路（２５）は、メモリ制御回路（２８）
の出力制御部（２８Ｃ）によって切換え制御される。又
、データ変換器（２６）及びヘッド（２７）はプリント
制御回路（２９）によって制御される。更に、メモリ制
御回路（２８）はプリント制御回路（２９）によって制
御される。メモリ制御回路（２８）は読み出し制御部を
も含んでいるが、ここでは図示を省略する。（３０）は
コマンダで、メモリ　（２４）に対する書き込みを遠隔
的に指令する。

次ぎに、メモリＭ、−Ｍ４について第２図を参照して説
明する。これらメモリＭ１〜Ｍ４は、夫夫４等分された
メモリ領域ａ　−ｄを備えている。

ここでは、映像信号（テレビジョン信号）の水平方向が
、第３図に示すロール状記録紙（３２）の長手方向と直
交する方向と成り、垂直方向がロール状記録紙（３２）
の長平方向と一致するように、画像がプリントされる。

各メモリＭｌ　＝Ｍ４の各メモリ領域ａ　−ｄには、映
像信号が水平方向及び垂直方向に例えば１／２に間引か
れて夫々書き込まれる。

この場合、カメラ（２１）が通常使用状態から、撮像面
内において９０度面回転しめられて使用される。従って
、例えばメモリＭ１に書き込まれた映像信号に基づいた
単位画像を記録紙（３２）にプリントした場合には、第
４図に示すように、本来の１個の画面Ｐ１　の４等分さ
れた画面部Ａ−Ｄに画像（２）、（１０）、（１）、（
９）が形成される。

しかして、メモリＭ１〜Ｍ→の各メモリ領域ａ〜ｄには
、第２図に示す如く、時系列に沿った各単位映像信号（
フィールド信号）（１）〜（１６）が書き込まれる。即
ち、メモリＭ１のメモリ領域ａ　−ｄには、単位映像信
号（２）、（１０）、（１）、（９）が書き込まれる。

メモリＭ２のメモリ領域ａ　−ｄには、単位映像信号（
４）、（１２）、（３）、（１１）が書き込まれる。メ
モリＭ３のメモリ領域ａ　％　ｄには、単位映像信号（
６）、　（１４）、　（５）、　（１３）が書き込まれ
る。メモリＭ４のメモリ領域ａ　％　ｄには、単位映像
信号（８）、（１６）、（７）、（１５）が記憶される
。

かくすることによって、メモリＭ１〜Ｍ４Ｑこ記憶され
ている各４つの単位映像信号を、１つの映像信号として
読み出すことにより、第３図に示す如く、記録紙（３２
）上に、順次画面Ｐ１〜Ｐ４の各画面部Ｃ，Ａ及び画面
Ｐ１〜Ｐ４の各画面部り、Ｂに、時系列に沿って２列に
並べられたフィールド画像（１）〜（１６）がプリント
される。

尚、テレビジョン画面の水平方向が記録紙（３２）の長
平方向と一致し、その垂直方向が記録紙（３２）の長手
方向と直交する方向に一致するようにすることもでき、
その場合も単位映像信号のメモリＭ１〜Ｍ４の各４ｔｌ
ｌｉｌのメモリ領３ａａ〜ｄに対する割り振りを変える
ことにより、記録紙（３２）ｌのプリント画像の配列を
第３図と同様にすることができる。

次に、メモリ　（２４）の−例を説明する。本実施例で
使用するメモリ　（２４）は、シリアルイン・シリアル
アウト形ダイナミ、ゾクＲＡＭを採用した場合で、その
具体例を第５図に示し、これを簡単に説明する。この第
５図は、日本電気株式会社製のμＰＤ４１２２　Ｉ　Ｃ
のグイナミソクＲＡＭの構成を示し、以下に、これにつ
いて説明する。

（５０）は、３２０行×７００列（２２４にビット）の
メモリセルアレイである。（５１）は、７００ビツトの
ラインバッファで、これとメモリセルアレイ　（５０）
との間には、７００個の転送ゲート（５２）が介在せし
められている。このラインバッファ　（５１）は、タイ
ミング発生回路（５５）によって制御される。このタイ
ミング発生回路（５５）には、データ転送／リストア制
御りロック信号詰及びリフレッシュ制御クロック信号に
か供給される。このデータ転送ゲート（５２）は、リー
ド／ライトタイミング発生回路（５７）によって制御さ
れる。リード／ライトタイミング発生回路（５７）には
、リード／ライト制御信号Ｖｆｌが供給される。（５９
）はデータ入出カバソファで、これに入力データＤｉｎ
が供給されると共に、これから出力データＤｏｕｔ出力
される。データ入出カバソファ　（５９）及びラインバ
ッファ　（５１）間には７００個のゲート　（５４）が
介在せしめられている。（５３）は、このゲート（５４
）を制御するためのシリアルセレクタである。このシリ
アルセレクタ（５３）は、タイミング発生回路（５５）
及びシリアルコントロールタイミング発生回路（５８）
によって制御される。

シリアルコントロールタイミング発生回路（カウンタＩ
’［）（５８）には、シリアルコントロールクロック信
号子が供給される。

（６０）は、リフレッシュアトレスカウンタ、（５６）
は行アドレスカウンタで、両者の各並列出力はアドレス
セレクタ（６１）、アドレス入カバソファ　（６２）及
びアドレスデコーダ（６３）を順次に通じて、メモリセ
ルアレイ　（５０）に供給される。行アドレスカウンタ
（５６）には、行カウンタリセントクロソク信号区■、
行カウンタインクリメントクロック信号「及び行カウン
タデクリメントクロック信号ｒが供給される。行アドレ
スカウンタ（５６）、リフレッシュアドレスカウンタ（
６０）、アドレスセレクタ（６１）、アドレス人カバソ
ファ　（６２）及びアドレスデコーダ（６３）は、タイ
ミング発生回路（５５）によって制御される。リード／
ライトタイミング発生回路（５７）はタイミング発生回
路（５５）によって制御され、シリアルコントロールタ
イミング発生回路（５８）は、リード／ライトタイミン
グ発生回路（５７）によって制御され、データ入出カバ
ソファ　（５９）は、シリアルコントロールタイミング
発生回路（５８）によって制御される。

次ぎに、このグイナミソクＲＡＭの動作を、上述の各信
号に関連して説明する。

クロック信号量クロック信号量は、制御信号Ｗ１のレヘルにより、１行分のデータをメモリセルアレイ　（５
０）とラインバッファ　（５１）との間でのり一ド／ラ
イト動作を制御する（データ転送／リストアサイクル）
。

制御信号Ｗ１制御信号Ｗては、データ転送／データリストアサイクル
及びシリアルリード／ライトサイクルの制御を行う。こ
の制御信号ｆｆｌは、データ転送／データリストアサイ
クルであれば、クロック信号量の立ち下がりエツジで、
シリアルリード／ライトサイクルであれば、クロック信
号■の立ち下がりエツジで夫々の動作が決定される。

クロック信号量クロック信号量は、ラインバッファ（５１）のシリアルリード／ライト動作を制御する。

クロック信号− クロック信号灯は、クロック信号量が非活性である期間に入力されることで、１工内蔵リフレッシュ制御回路によるオンチップリフレッシ
ュが実行される。

クロック信号■、「及び曾クロック信号量、「及び曾を行アドレスカウンタ（５６）に供給することによって、その
行アドレスを制御する。クロック信号■は行アドレスイ
ンクリメント（＋１）、クロック信号可工は行アドレス
デクリメント（−１）、クロック信号源は行アドレスカ
ウンタリセットを実行する。

そして、上述の第１図のメモリ　（２４）の各メモリＭ
１〜Ｍ４として、かかる第５図のグイナミソクＲＡＭを
夫々４個ずつ使用する。

次ぎに、上述のメモリ　（２４）の各メモリＭ１〜Ｍ４
として、かかる第５図のグイナミソクＲＡＭを使用した
ときの、第１図のメモリ制御回路（２８）のメモリ制御
部（２８ａ）の構成を、第６図を参照して説明する。入
力端子（７０）には、上述のクロ・７り信号Ｅが供給さ
れる。入力端子（７１）には、同期信号〔同期分離回路
（３１）からの垂直及び水平同期信号〕が供給される。

入力端子（７２）には、コマンダ（３０）からの書き込
み指令パルスが供給される。

クロック信号量が分周回路（７３）に供給されて、同期
信号と同期が採られて分周され、その分周出力が制御パ
ルス発生回路（７４）に供給され、これより上述のクロ
ック信号量、制御信号ｆｆｌ、クロック信号源及びクロ
ック信号！が出力される。

又、（７５）はアロケーション制御回路で、これに同期
信号が供給される。更に、書き込み指令パルスが分周回
路（７６）に供給されて、夫々１／２．１／４．１／８
に分周され、その各分周出力がアロケーション制御回路
（７５）に供給される。そして、このアロケーション制
御回路（７５）から各部への制御信号が出力される。

（８７）〜（９１）は切換えスイッチで、夫々固定接点
ａ、ｂ及び可動接点Ｃを有し、アロケーション制御信号
（７５）からの出力によって、互いに連動して切換えら
れる。記録紙（３２）の１個の画面に１個の画像をプリ
ントするときは、切換えスイッチ（８７）〜（９１）の
可動接点Ｃは固定接点ａ側に、記録紙（３２）の１個の
画面に４つの画像をプリントするときは、切換えスイッ
チ（８７）〜（９１）の可動接点Ｃは固定接点す側に夫
々切換えられる。入力端子（７ｏ）からのクロック信号
本並びに制御パルス発生回路（７４）からのクロック信
号購、Ｖ’；ｒＴＺ、　曾及び黒は夫々切換えスイッチ
（８８）〜（９１）の各固定接点ａに供給され、その１
／２分周器（８２）及び］、／２間引きゲート（８３）
〜（８６）によって１／２に分周された信号が切換えス
イッチ（８７）〜（９１）の各固定接点すに供給される
。切換えスイッチ（８７）〜（９１）の可動接点Ｃより
の各クロック信号は切換えスイッチ（９２）によって切
換えられて、各メモリＭ。

〜Ｍ４に供給される。そして、分周器（８２）、ゲート
（８３）〜（８６）並びに切換えスイッチ（８７）〜（
９１）及び（９２）が、アロケーション制御回路（７５
）によって制御される。

次に、第７図を参照して、第６図のアロケーション制御
回路（７５）の具体構成について説明する。第９図Ｅ−
Ｎに、第７図の各部の信号の波形を示す。フレーム同期
信号ＶＦ（第９図Ｆ）がＮＯＲゲート（１０８）に供給
されると共に、このフレーム同期信号ＶＦがインバータ
（１１０）を通じて他のＮＯＲゲー）（１０９）に供給
される。垂直同期信号ＶＤ（第９図Ｅ）がＮＯＲゲー１
−（１０Ｂ）、　（１０９）に供給される。これらＮＯ
Ｒゲート（１０８）、（１０９）から、互いに位相が１
８０度異ｌ９、周波数が垂直同期信号Ｖ’Ｔ５の周波数
の１／２の信号（１／２）ＶＤ＋　、（１／　２　）　
ＶＴ）２（＄　９　図Ｇ、Ｈ）が得られる。

書き込み指令パルス（第９図Ｉ）がＤ形フリップフロッ
プ回路（１０１）にクロック信号として供給される。こ
のフリップフロップ回路（１０１）のＤ入力端子には「
１」が供給される。フリップフロップ回路（１０１）の
反転出力はＮＯＲゲート（１０６）及び他のフリップフ
ロップ回路（１０３）のＤ入力端子に供給される。フリ
ップフロップ回路（１０３）のクロック入力端子にはＮ
ＯＲゲート（１０９）よりの信号（１／２）Ｖ″ｒ５２
が供給される。又、この信号（１／２）Ｖ′Ｔ５２がイ
ンバータ（１０７）を通じ７ＮＯＲゲート　（１０６）
に供給される。フリップフロップ回路（１０３）の非反
転出力が読み出し／書き込みモード信号Ｒ／ＶＶ（第９
図Ｊ）と成る。

フリップフロップ回路（１０３）の反転出力及びＮＯＲ
ゲート（１０８）の出力がＮＡＮＤゲー）（１１２）に
供給される。ＮＡＮＤゲート（１１２）の出力がフリッ
プフロップ回路（１０１）のりセント入力端子及び他の
フリップフロップ回路（１０５）のクロック入力端子に
供給される。ＮＯＲゲート（１０９）の出力がインバー
タ（１１３）を通じてフリップフロップ回路（１０５）
のリセット入力端子に供給される。

ＮＯＲゲー）（１０６）の出力がフリップフロップ回路
（１０４）のクロック入力端子に供給され、そのリセッ
ト入力端子にリセット信号Ｅが供給されると共に、その
反転出力がＤ入力端子に供給される。そして、フリップ
フロップ回路（１０４）の反転出力及びインバータ（１
１０）の出力がＥＸ−ＯＲゲート（１１４）に供給され
る。このＥＸ−ＯＲゲー）（１１４）の出力及び垂直同
期信号ＶＤがＮＯＲゲート（１１５）に供給される。

このＮＯＲゲート（１１５）の出力がゲート（８５）に
醒ゲート信号として供給される。

水平同期信号−がフリップフロップ回路（１０２）のク
ロック入力端子に供給され、そのリセット入力端子にリ
セット信号口が供給され、その反転出力がＤ入力端子に
供給される。そして、フリップフロップ回路（１０２）
の反転出力がゲ−）（８３）に購ゲート信号として供給
される。

フリップフロップ回路（１０５）の反転出力及びフリッ
プフロップ回路（１０２）の反転出力がＮＡＮＤゲート
（１１６）に供給され、その出力がゲート（８４）にＶ
ｆｆゲート信号として供給される。

フリップフロップ回路（１０５）の反転出力が分周器（
４ビツトのカウンタ）（１１７）のクロノり入力端子に
供給され、そのクリア信号入力端子にリセット信号πが
供給される。分周器（１１７）の４ビツトの並列出力は
切換えスイッチ（９２）に切換え信号として供給される
と共に、メモリ切換え表示装置（図示せず）に供給され
る。

フリップフロップ回路（１０２）の非反転出力及び分周
器（１１７）の２２の桁の１ビツトの出力がＥＸ−ＯＲ
ゲート（１１１）に供給され、その出力がゲー）（８６
）にｒ＋ゲート信号として供給される。

次ぎに、第５図のメモリに対する映像信号の分割書き込
みについて説明するが、それに先立ち、その説明の理解
を容易ならしめるために、メモリへの映像信号の全面書
き込み、部分書き込み等について説明する。先ず、第８
図Ａ−Ｆを参照して、メモリへの通常の全面書き込みに
ついて説明する。

（Ｔ）のタイミングで、制御信号’ｉｉ’ｆｌ（第８図
Ｂ）が１１」のとき、クロック信号話（第８図Ａ）の立
ち下がりにより、メモリセルアレイ　（５０）からライ
ンバッファ　（５１）へデータの転送を行い、クロック
信号■を１回行アドレスカウンタ（５６）に供給するこ
とにより、アドレスを１ライン分進める。シリアルコン
トロールタイミング発生回路（５８）に、１水平周期の
映像区間において、６４０個のクロック信号票を供給す
ることにより、入力データＤｉｎの６４０個の画素信号
が順次ラインバッファ　（５１）に書き込まれる。

その後、制御信号ＷＴ（第８図Ｂ）が「０」のときクロ
ック信号語の立ち下がりにより、（Ｒ）のタイミングで
ラインバッファ　（５１）からメモリセルアレイ　（５
０）へ１ラインの映像信号を転送する。これを１フイー
ルド当たり２４０回路繰り返すことにより、６４０Ｘ２
４０個の画素データから成るフィールドデータがメモリ
セルアレイ（５０）に書き込まれる。その後クロック信
号−が行アドレスカウンタ（５６）に供給されて、この
カウンタ（５６）がリセットされる。メモリのりフレッ
シュは、かかる書き込みと非同期に、ラインバッファ（
５１）へデータを転送している間に、クロック信号Ｗを
タイミング発生回路（５５）に供給することによって行
う。

次ぎに、メモリセルアレイ　（５０）の左半分に映像信
号を書き込む場合の動作を、第８図Ｇ−Ｊを参照して説
明する。この場合は、クロック信号讃（第８図Ｇ）、制
御信号Ｗで（第８図Ｈ）、クロック信号π　（第８図Ｉ
）及びクロック信号ｒｗ、（第８図Ｊ）　ハ、夫々第８
図Ａ、Ｂ、Ｃ１Ｄの信号に比べてその周波数が共に１／
２になっている。クロック信号市は、１ラインの映像期
間に、３２０個しか、シリアルコントロールタイミング
発生回路（５８）に供給されない。従って、１ライン分
の時間で、３２０個の１つおきの画素信号がメモリセル
アレイ　（５０）に書き込まれる。

そして、第８図Ｈに示す如く、１ライン中の１乃至３２
０番目のクロック信号度が発生するとき、制御信号Ｗて
をｒＯＪにし、３２１〜６４０番目のクロック信号πが
発生するとき「１」にしておけば、１５４７分の映像信
号は、メモリセルアレイ　（５０）の左半分に書き込ま
れ、これに続く２ライン目のデータは、アドレスだけ進
むダミーサイクルと成り、メモリセルアレイ　（５０）
には書き込まれることはない。かくして、■、３．５、
・・・・番目の奇数ライン映像信号がメモリセルアレイ
　（５０）の左半分に書き込まれる。

尚、メモリセルアレイ（５０）の右半分に映像信号を書
き込む場合の動作は、第８図Ｇ−Ｊに夫夫対応する第８
図に−Ｎによって容易に理解されるが、この場合は第８
図りに示す如く、制御信号ｆｆｌの極性を、第８図Ｈと
は逆にすれば良い。

次に、第９図Ａ−Ｄを参照して、メモリの上半分又は下
半分に映像信号を書き込む場合について説明する。第９
図Ａは垂直同期信号Ｖ””７Ｎを示す。

クロック信号前（第９図Ｄ）によって、行アドレスカウ
ンタ（５６）がリセットされた後、行アドレスカウンタ
（５６）に１ライン置きにクロック信号ｒｌ［（第９図
Ｃ）が供給されることにより、■垂直周期期間に、１２
０ライン分の映像信号がメモリセルアレイ　（５０）に
書き込まれる。クロック信号■は２垂直周期期間内に、
２４０個行アドレスカウンタ（５６）に供給され、その
前半で制御信号Ｗてを「１」にしておき、１２１〜２４
０にラインアドレスが進んだとき、制御信号Ｗてを「０
」にすると、メモリの下半分に映像信号が書き込まれる
。クロック信号前は、１垂直周期置きに行アドレスカウ
ンタ（５６）に供給される。

次ぎに、第９図Ｅ−Ｎを参照して、第７図に関連した、
第１図（第２図）のメモリＭ１〜Ｍ４の各４分割メモリ
領域ａ　ｙ　ｄに映像信号を書き込む動作を説明する。

コマンダ（３０）から、第９図Ｉに示す如く、書き込み
指令パルスが発生すると、その所定時間後に制御信号ｎ
（第９図Ｋ）が発生する。メモリＭ１〜Ｍ４毎に行アド
レスカウンタ（５６）に供給するクロック信号Ｉｎを移
動させて、メモリの記憶領域を上半分、下半分に切り換
える。書き込み指令パルスの発生の後に第２フイールド
で制御信号Ｗ７．が発生するように固定しておく。一方
、フレーム同期信号ＶＦ（第９図Ｆ）を書き込み指令パ
ルスの発生毎に反転し、その反転フレーム同期信号（第
９図Ｌ）及び垂直同期信号をＮＯＲゲート（１０９）（
第７図）に供給してＡＮＤをとると、第１フイールドの
前の垂直同期信号Ｖ’ＩＮに同期してクロック信号Ｉｎ
が発生する場合と、第２フイールドの直前の垂直同期信
号’ＷＮと同期してクロック信号匿潰が発生する場合と
が交互に生じる。制御信号Ｗ１が発生し得るのは、第２
フイールドであるから、前者の場合第１フイールドの時
間はダミーサイクルと成り、メモリの下半分に映像信号
が書き込まれ、後者の場合はクロック信号前の直後に制
御信号Ｗ丁が発生し、メモリの上半分に映像信号が書き
込まれる。

かくして、１フィールド置きに書き込み要求が来ても、
映像信号を所定の正しいアロケーションで書き込むこと
ができる。

第７図のアロケーション制御回路では、第１０図に示す
如く、第１０図Ａの書き込み指令パルスに対応して、第
１０図りに示す如く書き込み指令パルスの４周期毎に、
メモリＭ１〜Ｍ４に対するクロック信号及び制御信号の
順次の供給が制御され、その各メモリＭ、〜Ｍ４に対す
る書き込み領域が、第１０図Ｂ、Ｃに示す如く切換えら
れ、これにより各メモリＭ１〜Ｍ４から夫々全画面毎に
書き込まれた映像信号を順次読み出すことにより、メモ
リＭ１〜Ｍ４の複数の各メモリ領域ａ　−ｄに書き込ま
れた複数の単位映像信号が、時系列に沿って読み出され
て、プリント手段によって第３図に示す如くプリントさ
れる。

発生させることにより、メモリに対する連続書き込みが
容易と〆成る。このようにすれば、被写体の動き秒効−
なり速い場合に好適である。

〔発明の効果〕

上注せる本発明によれば、比較的速い動きのある被写体
の分解画像を迅速且つ少ない費用で得ることのできるビ
デオプリンタを得ることができる。

【図面の簡単な説明】

第１図は本発明によるビデオプリンタの一実施例を示す
ブロック線図、第２図はメモリの記憶領２５　　　′ 域の説明図、第３図及び第４図は夫々プリント画の説明
図、第５図はメモリのブロック線図、第６図は書き込み
制御部のブロック線図、第７図はアロケーション制御回
路の回路図、第８図、第９図、第１０図及び第１１図は
夫々タイムチャートである。（２４）　、Ｍ＋　〜Ｍ４は夫々メモリ、ａ〜ｄはメモ
リ領域、（５０）はメモリセルアレイ、（５１）はライ
ンバッファ、（２日）はメモリ制御回路、（３２）は記
録紙、Ｐ、〜Ｐ４は画面、Ａ−Ｄは画面部分、（７５）
はアロケーション制御回路である。

Claims

【特許請求の範囲】時系列に沿った複数の単位映像信号をメモリの複数のメ
モリ領域に所定の順序で書き込む手段と、該メモリの複
数のメモリ領域に書き込まれた複数の単位映像信号を、
上記時系列に沿って読み出す手段と、該読み出し手段によって読み出された上記複数の単位映
像信号に応じた複数の画像を、記録媒体上に上記時系列
に沿った所定の配列状態を以てプリントするプリント手
段とを有することを特徴とするビデオプリンタ。