JPS6228994A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPS6228994A JPS6228994A JP60168204A JP16820485A JPS6228994A JP S6228994 A JPS6228994 A JP S6228994A JP 60168204 A JP60168204 A JP 60168204A JP 16820485 A JP16820485 A JP 16820485A JP S6228994 A JPS6228994 A JP S6228994A
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- Japan
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- output
- data
- signal
- cas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型メモリ集積回路（ＩＣ）に関す
る。
る。
従来、この種のメモリＩ Ｃは、行アドレスストローブ
ＲＡ、Ｓ と列アドレスストローブＣＡＳ の２つの
クロックを必要とし、アドレスをメモリセル配列の行と
列に合わせて行アドレスＲＡ、列アドレスＣＡとに分は
時分割で転送する方式が一般的である。この方式のメモ
ＩＪ’ Ｉ Ｃでは、通常のリード、ライト動作の他に
ページモードと呼ばれる動作モードが付加されているこ
とが多い。このページモードについては、例えばオーム
社発行の図書１’−Ｌ Ｓ Ｉハンドブック」（１９８
４年）の４９２頁に説明さねでいる。
ＲＡ、Ｓ と列アドレスストローブＣＡＳ の２つの
クロックを必要とし、アドレスをメモリセル配列の行と
列に合わせて行アドレスＲＡ、列アドレスＣＡとに分は
時分割で転送する方式が一般的である。この方式のメモ
ＩＪ’ Ｉ Ｃでは、通常のリード、ライト動作の他に
ページモードと呼ばれる動作モードが付加されているこ
とが多い。このページモードについては、例えばオーム
社発行の図書１’−Ｌ Ｓ Ｉハンドブック」（１９８
４年）の４９２頁に説明さねでいる。
このページモードは行アドレスストローブＲＡ８と行ア
ドレスＲＡで決まるメモリセル配列の１行分のデータを
１ページと考え、ページ内のブータラ列アドレスストロ
ーブＣＡＳ と列アドレスＧＡとで高速に斡出すとい
うモードである。第４図はベージモードのリードのタイ
ムチャートを示すものである。時刻Ｔ、迄は通常のリー
ド動作と同じで、ＲＡＳ の立下りとＣＡＳの立下りで
決まるＲＡＯとＣＡＯにより選択されたビットの出力Ｄ
Ｏが読出される。このページモードでは、この後ＲＡＳ
がオンの状態でＣＡ８ と同期して任意の列アビレフ
０人をＣＡＩ、ＣＡ２・・・・・・ＣＡｎと入力するこ
とにより、最初のＲＡＯで決まるページ内のデータＤＩ
、Ｄ２・・・Ｄｎが順次読出される。
ドレスＲＡで決まるメモリセル配列の１行分のデータを
１ページと考え、ページ内のブータラ列アドレスストロ
ーブＣＡＳ と列アドレスＧＡとで高速に斡出すとい
うモードである。第４図はベージモードのリードのタイ
ムチャートを示すものである。時刻Ｔ、迄は通常のリー
ド動作と同じで、ＲＡＳ の立下りとＣＡＳの立下りで
決まるＲＡＯとＣＡＯにより選択されたビットの出力Ｄ
Ｏが読出される。このページモードでは、この後ＲＡＳ
がオンの状態でＣＡ８ と同期して任意の列アビレフ
０人をＣＡＩ、ＣＡ２・・・・・・ＣＡｎと入力するこ
とにより、最初のＲＡＯで決まるページ内のデータＤＩ
、Ｄ２・・・Ｄｎが順次読出される。
一方、この種のメモＩＪ Ｉ Ｃの出力は通常複数のメ
モリＩＣの出力とワイアードして使用されるためトライ
ステートとなっており、ＣＡＳ オフにより出力が高イ
ンピーダンス状態になるよう制御さＪｌている。
モリＩＣの出力とワイアードして使用されるためトライ
ステートとなっており、ＣＡＳ オフにより出力が高イ
ンピーダンス状態になるよう制御さＪｌている。
上述した従来のダイナミ゛ツクメモリＩＣの代表的な規
格例としては、ページモードのＣＡ８ の繰返しのペー
ジザイクルタイムをｔｐｃ、 ＣＡＳの立下りから出力
布のアクセスタイムをｊｃＡｃｃＡ８オンから出力高イ
ンピーダンス迄の時間をｔｏＦＦとすると、次のように
なっている。
格例としては、ページモードのＣＡ８ の繰返しのペー
ジザイクルタイムをｔｐｃ、 ＣＡＳの立下りから出力
布のアクセスタイムをｊｃＡｃｃＡ８オンから出力高イ
ンピーダンス迄の時間をｔｏＦＦとすると、次のように
なっている。
ｔｐｃ ＝最小１２０ｎｌｉ
ｔｃＡｃ””最大 ５Ｑｎｓ
ｔ ＣＡ８ −最小 ５Ｑｎｓ
ｔ ＯＦＦ −最小 Ｑｎｓ
ｔｃｐ ＝に小 ５Ｑｎｓ
従って最小ページサイクルで動作させるときｔよ。
出力の有効時間幅はＱｎｓとなる。しかし、実用の場合
には必ずある有効時間幅を必要とするから、その分だけ
ｔｃＡ８を大きくして、出力の有効幅を確保する必要が
ある。例えば、出力有効幅４Ｑｎｓを確保するためには
、’ＣＡｓを１００ｎｓにする必要があり、この場合に
ｔｒ’ｃは１６０ ｎａに増加し、高速メモリ装置の実
現には不都合となる。
には必ずある有効時間幅を必要とするから、その分だけ
ｔｃＡ８を大きくして、出力の有効幅を確保する必要が
ある。例えば、出力有効幅４Ｑｎｓを確保するためには
、’ＣＡｓを１００ｎｓにする必要があり、この場合に
ｔｒ’ｃは１６０ ｎａに増加し、高速メモリ装置の実
現には不都合となる。
本発明の目的は、このよう々問題点を解決し、最小のサ
イクルタイムでページモードを実行できるメモリＸ、Ｃ
を提供することにある。
イクルタイムでページモードを実行できるメモリＸ、Ｃ
を提供することにある。
本発明のメモＩＪ Ｉ Ｃけ、第１および第２の制御信
号が共にオンのとき読出し動作を行うメモリアレイ部と
、このメモリアレイ部からの読出しデータを前記第１の
制御信号がオンで第２の制御信号がオフのときラッチす
るラッチ回路と、このラッチ回路の出力を受けて前記第
１の制御信号がオフのとき出力を高インピーダンス状態
にするトライステート出力回路とを含み構成される。
号が共にオンのとき読出し動作を行うメモリアレイ部と
、このメモリアレイ部からの読出しデータを前記第１の
制御信号がオンで第２の制御信号がオフのときラッチす
るラッチ回路と、このラッチ回路の出力を受けて前記第
１の制御信号がオフのとき出力を高インピーダンス状態
にするトライステート出力回路とを含み構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すメモＩＪＩｃのブロッ
ク図である。本実施例は、記憶部１と、データラッチ２
と、出力バッファ３と、インバータ４と、ＡＮＤゲート
５とから構成される。記憶部１は、メモリアレイのメモ
リセルマトリックス、アドレスデコーダ等からなるが、
ここでは説明を省略する。この記憶部１からの読出しデ
ータＲＤけ、データラッチ２に入力され、このデータラ
ッチ２の出力ＴＬＤ’は、トライステートの出力バッフ
ァ３を介して読出しデータ出力Ｄｏとして外部に出力さ
れる。また、ＲＡＳ、ＣＡＳのクロックは、記憶部１を
制御すると共に、ＲＡ８のインバータ４の出力とＣＡＳ
とのＡＮＤゲート５の出力からデータラッチ２を制御
する信号ＣＰ、ＲＡＳのインバータ４出力から出力バッ
ファ３を制御する信号ＯＣを発生する。
ク図である。本実施例は、記憶部１と、データラッチ２
と、出力バッファ３と、インバータ４と、ＡＮＤゲート
５とから構成される。記憶部１は、メモリアレイのメモ
リセルマトリックス、アドレスデコーダ等からなるが、
ここでは説明を省略する。この記憶部１からの読出しデ
ータＲＤけ、データラッチ２に入力され、このデータラ
ッチ２の出力ＴＬＤ’は、トライステートの出力バッフ
ァ３を介して読出しデータ出力Ｄｏとして外部に出力さ
れる。また、ＲＡＳ、ＣＡＳのクロックは、記憶部１を
制御すると共に、ＲＡ８のインバータ４の出力とＣＡＳ
とのＡＮＤゲート５の出力からデータラッチ２を制御
する信号ＣＰ、ＲＡＳのインバータ４出力から出力バッ
ファ３を制御する信号ＯＣを発生する。
第２図はこれらＲＡＳ、ＣＡ８とＣＰ 、ＱＣとの関係
を示す真理値表であり、第３図は本実施例によるベージ
モードのタイミングチャートを示す。
を示す真理値表であり、第３図は本実施例によるベージ
モードのタイミングチャートを示す。
記憶部１からの読出しデータ出力ＲＤは、ＣＡＳの立下
りから一定時間稜に読出しデータとして確定し、ＣＡ８
オフで不確定となる。ＣＰが「０」の間ＲＤがそのまま
ＲＩｙに出力されＣＰの立上りでＲＤをラッチし、ＣＰ
が「１」の間その読出しデータを保持する。また、ＯＣ
は「１」でトライステートバッファの出力ＤＯはアクテ
ィブになりＲＦが読出され、ＯＣが「Ｏ」でＤＯｉｊハ
イインピーダンスとなる。
りから一定時間稜に読出しデータとして確定し、ＣＡ８
オフで不確定となる。ＣＰが「０」の間ＲＤがそのまま
ＲＩｙに出力されＣＰの立上りでＲＤをラッチし、ＣＰ
が「１」の間その読出しデータを保持する。また、ＯＣ
は「１」でトライステートバッファの出力ＤＯはアクテ
ィブになりＲＦが読出され、ＯＣが「Ｏ」でＤＯｉｊハ
イインピーダンスとなる。
本実施例の代表的な時間例としては、最小ページサイク
ルｔｐｃ ＝ １２Ｏｎ＠のときでもｔＯＦＦ−１ｃＰ
−最小５Ｑｎｓとなり、６Ｑｎｓの出力データ有効幅が
確保出来る。従って、従来のように出力の有効幅を確保
するためにＣＡＳオン幅を広げる必要はない。また、Ｒ
ＡＳオフで出力はハイインピーダンスに制御するため、
複数のＩＣの出力をワイヤ。
ルｔｐｃ ＝ １２Ｏｎ＠のときでもｔＯＦＦ−１ｃＰ
−最小５Ｑｎｓとなり、６Ｑｎｓの出力データ有効幅が
確保出来る。従って、従来のように出力の有効幅を確保
するためにＣＡＳオン幅を広げる必要はない。また、Ｒ
ＡＳオフで出力はハイインピーダンスに制御するため、
複数のＩＣの出力をワイヤ。
−ドオアすることも従来通り可能である。
以上訝明したように、本発明は、ＲＡＳオンの間のＣＡ
Ｓの立上りで読出しデータをラッチ出来る構成とするこ
とにより、ＣＡＳ オフの間のラッチされたデータを有
効に活用出来るため、最小のサイクルタイムで高速なペ
ージモードを実行することが可能となる。
Ｓの立上りで読出しデータをラッチ出来る構成とするこ
とにより、ＣＡＳ オフの間のラッチされたデータを有
効に活用出来るため、最小のサイクルタイムで高速なペ
ージモードを実行することが可能となる。
第１図は本発明の一実施例のメモＩＪ Ｉ Ｃのブロッ
ク図、第２図は第１図のＩＣのクロックＲＡＳ。 ＣＡＳ と内部信号ＣＰ、ＱＣの真理値図、第３図は第
１図のページモード動作のタイムチャート、第４図は従
来のメモＩＪＩｃのページモード動作のタイムチャート
である。 １・・・・・・記憶部、２・・・・・・データラッチ、
３・・・・・・出カハッファ、４・・・・・・インバー
タ、５・・・・・・ＡＮＤゲート。 ７／−゛。 代理人 弁理士 内 原 晋（′、 □峯１
圀 峯２１￥］
ク図、第２図は第１図のＩＣのクロックＲＡＳ。 ＣＡＳ と内部信号ＣＰ、ＱＣの真理値図、第３図は第
１図のページモード動作のタイムチャート、第４図は従
来のメモＩＪＩｃのページモード動作のタイムチャート
である。 １・・・・・・記憶部、２・・・・・・データラッチ、
３・・・・・・出カハッファ、４・・・・・・インバー
タ、５・・・・・・ＡＮＤゲート。 ７／−゛。 代理人 弁理士 内 原 晋（′、 □峯１
圀 峯２１￥］
Claims (1)
- 第１および第２の制御信号が共にオンのとき読出し動作
を行うメモリアレイ部と、このメモリアレイ部からの読
出しデータを前記第１の制御信号がオンで第２の制御信
号がオフのときラッチするラッチ回路と、このラッチ回
路の出力を受けて前記第１の制御信号がオフのとき出力
を高インピーダンス状態にするトライステート出力回路
とを含むメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168204A JPS6228994A (ja) | 1985-07-29 | 1985-07-29 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168204A JPS6228994A (ja) | 1985-07-29 | 1985-07-29 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6228994A true JPS6228994A (ja) | 1987-02-06 |
Family
ID=15863716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168204A Pending JPS6228994A (ja) | 1985-07-29 | 1985-07-29 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6228994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223591A (ja) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ |
| US5600607A (en) * | 1994-05-31 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
-
1985
- 1985-07-29 JP JP60168204A patent/JPS6228994A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223591A (ja) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ |
| US5600607A (en) * | 1994-05-31 | 1997-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
| US5729502A (en) * | 1994-05-31 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
| US5907509A (en) * | 1994-05-31 | 1999-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can read out data at high speed |
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