JPS62289997A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、装置内部で情報を書込むべきワードを決定し
て情報の書込みを行うことができる連想メモリ装置にお
いて、隣接した位置にある一連の複数ワードを高速に、
情報の書込みが行える状態にすることができる連想メモ
リ装置に関する。

〔従来の技術〕

連想メモリ装置は、検索動作を行ってワードを選択する
ため、通常のランダムアクセスメモリ装置等の場合と異
なり、情報の読み書きにあたって、情報が記憶されてい
るワードあるいは情報を書き込むべきワードのアドレス
を知る必要がない。

しかし、一般に連想メモリ装置では、新たな情報を書込
む際には、どのワードに情報を書込むかを指定するため
に、情報を書込むべきワードのアドレスを指定して書込
みを行う必要がある。このため、アドレスデコーダやア
ドレス入力端子が連想メモリ装置に必要となり、さらに
装置外部では、書込みを行ってもよいワードを常に把握
しておかなければならず、アドレス情報の管理が必要で
、連想メモリ装置の制御が極めて繁雑にならざるを得な
かった。

従来、上述の問題を解決するため、特開昭５７−７４８
８９号公報に示されているように、情報の書込みを行っ
てもよいワードであるか否かを記憶する記憶回路を各ワ
ード対応に設け、さらに該記憶回路の出力を受けて情報
の書込みを行ってもよいワードが１個あるいは複数個あ
る場合、その中の１つのみを選別し指示することができ
る複数選択分離回路を設けて、アドレスを入力すること
なく、装置内部で選別指示された書込みを行ってもよい
ワードに情報の書込みを行うことができる構成とした連
想メモリ装置が知られている。連想メモリ装置では、情
報の書込み時に外部からアドレスを入力する必要がない
ため、装置外部で繁雑なアドレス管理を行う必要がなく
、このような機能をもたない連想メモリ装置と比較し、
その制御が極めて簡単である。

〔発明が解決しようとする問題点〕

上記連想メモリ装置においては、情報を書込んでもよい
か否かを示す各ワード対応に設けられた記憶回路を情報
を書込んでもよい状態にする（セットする）に際して、
隣接する複数の一連のワードに対応する記憶回路のみを
選択してセットすることができる構成とはなっていない
。なお、記憶回路を情報を書込んでもよい状態にセット
することは、記憶されている情報を消去することである
とも言えることは明らかである。

隣接する一連の複数ワードの記憶回路群を情報を書込ん
でもよい状態にセットする動作は、この種の連想メモリ
装置に複数ワードからなる情報を記憶し、複数ワードに
またがった情報の単位で情報の書込み及び消去を行うに
際して不可欠なものである。なお、複数ワードにまたが
った情報の単位で情報の書込み及び消去を行う動作は、
複雑・高度化する情報処理に連想メモリ装置を適用しよ
うとする場合、極めて重要な動作である。

第４図は、（Ａ、Ｂ、Ｃ，Ｄ）の４倍長の情報が連想メ
モリ装置における隣接した一連の４ワードに格納されて
いる状態を示す。第４図において、例えば情報（Ｃ）が
検索で選択され、その後、−４一 連の情報（Ａ、Ｂ、Ｃ，Ｄ）を連想メモリ装置から消去
する場合を考える。従来の連想メモリ装置で、このよう
な一連の情報を消去するためには、以下のシーケンスを
行う必要がある。

■　情報（Ｃ）が格納されているワードのアドレスを出
力する。

■　情報（Ｃ）の消去する■で出力されたアドレスに１
を加算する。

■　そのアドレスを入力して、情報（Ｄ）を消去する。

■　アドレスに２を減算する。

■　そのアドレスを入力して情報（Ｂ）を消去する。

■　アドレスに１を減算する。

■　そのアドレスを入力して情報（Ａ）を消去する。

上記シーケンスから分かるように、従来の連想メモリ装
置では、一連の情報を消去するためには、繰返しの消去
動作とアドレス演算が不可避であり、そのシーケンス制
御が複雑となり、また、高速動作の達成も不可能であっ
た。特に、アドレス演算に関しては、一連のワードのう
ち、何番目のワードのアドレスが出力されたかにより、
必要なアドレス演算が変化するため、複雑な制御が必要
であった。さらに、第４図では４倍長の情報の場合を示
したが、これがより長い情報となった場合、一層複雑か
つ動作時間も長くなる。

このように、従来の連想メモリ装置では、隣接した一連
の複数ワードを情報を書込んでもよい状態に一斉にセッ
トすることができなかった＼め、装置外部での極めて複
雑なシーケンス制御やアドレス演算を必要とし、高速動
作を達成できず、情報の書込みを行ってもよいワードで
あるか否かを記憶する記憶回路を各ワード対応に設けて
、装置内部で情報を書込むべきワードを決定して情報の
書込みを行えるようにした利点を十分生かすことができ
なかった。

本発明の目的は、装置内部で情報を書込むべきワードを
決定して情報の書込みを行うことができる連想メモリ装
置において、複雑な制御を必要とせずに、隣接した一連
の複数ワードを高速に情報の書込みが行える状態にする
ことにある。

また、本発明の他の目的は、−斉に情報を書込んでもよ
い状態にするワード数を可変として、この種の連想メモ
リ装置の汎用化、経済化を図ることにある。

〔問題点を解決するための手段及び作用〕本発明は、情
報を記憶する複数ワードの各ワード対応の検索結果を生
成する手段、各ワード対応に設け、対応するワードに情
報を書込んでもよいか否かを示す記憶手段、該記憶手段
の記憶状態によって情報を書込むべきワードを決定し、
該決定されたワードに情報を書込む手段などの他に、複
数の連続したワードに対応した一連の上記記憶手段を、
該記憶手段を特定する指示情報に基づき、情報を書込ん
でもよい状態にする手段を付加したことを基本とする。

上記複数の連続したワードに対応した一連の記憶手段群
（記憶回路ブロックと称す）を情報を書込んでもよい状
態にするに際して、対象とする記憶回路ブロックを特定
するためのブロックアドレスデコーダを設け、該ブロッ
クアドレスデコーダのデコード出力により任意の記憶回
路ブロックを指示できるようにする。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図であり、隣接し
た一連の４ワードを一斉に情報の書込みが行える状態に
することができる構成例である。第１図において、１は
情報を記憶するワードを複数個有し、該複数個のワード
で各々ワード対応の検索結果を生成する連想メモリセル
アレイである。

２〜４は連想メモリセルアレイ１の各々１つのワード（
ワード回路ブロック）であり、こ＼では例として４ワー
ドのみを示しているが、実際には図示の４ワードの上下
に同様の回路ブロックが存在する。各ワードの回路ブロ
ックはデータを記憶する手段と検索結果を生成する手段
を有しているが、これらは本発明の要旨とするところで
ないので、−８＝ こ〜では省略する。６〜９は、各ワード２〜５への情報
の書込み、読出しに際して駆動されるワード線端子を示
し、１０〜１３は各ワード２〜５からの検索結果の出力
端子を示す。

１４〜１７は各ワード２〜５に対応して設けた情報を書
込んでもよいか否かを示す記憶回路であり、図示した４
ワードで一つの記憶回路ブロック１８を形成する。１９
〜２２はそれぞれ記憶回路１４〜１７のセット端子であ
り、該セット端子１９〜２２に信号を印加することによ
り、記憶回路１４〜１７をセットし、対応するワードに
情報を書込んでもよい状態にすることができる。２３〜
２６は、それぞれ記憶回路１４〜１７の出力端子である
。なお、記憶回路１４〜１７には、図示したセット端子
１９〜２２以外にリセット端子を付与し、記憶回路１４
〜１７のリセットを行わせることができるが、これは本
発明の要旨とか＼わりがないため省略している。また、
このような記憶回路は、通常のセット・リセット機能付
きフリップフロップと若干の論理回路を用いて容易に構
成することができる。

２７は各ワード対応の記憶回路１４〜１７の記憶状態に
よって情報を書込むべきワードを決定し、該決定された
ワードに情報を書込む手段を実現するブロックである。

２９は各ワード対応の記憶回路１４〜１７の出力を受け
、情報の書込みを行ってもよいワードが１個あるいは複
数個あった場合、その中の１つを選別指示する複数選択
分離回路であり、３０〜３３は、それぞれ対応する複数
選択分離回路の出力を受け、情報が書込まれるワードの
ワード線を駆動するワード線駆動回路である。

複数選択分離回路２９の構成法は種々知られており、そ
のいずれを用いてもよい。その構成の一例は、電子通信
学会技報５ＳＤ８３−７８に示されている。

３４は１８で示されるような記憶回路ブロックを特定す
る指示情報を生成するためのブロックアドレスデコーダ
である。、３５はブロックアドレスデコーダに入力され
るブロックアドレスを示し、３６は記憶回路ブロックを
特定するための指示情報であるブロックアドレスデコー
ダの出力を示す。

なお、こ＼では一連の４ワードを１つの記憶回路ブロッ
ク１８とする例を示しているが、この記憶回路ブロック
を形成するワード数は任意である。

第１図の動作は次の通りである。たとえば、４で示され
るワードの情報が検索動作で選択されたとする。このワ
ード４の情報を読出したのち、２〜５のワードに格納さ
れている一連の情報を消去する動作を考える。なお、２
〜５のワードの特定フィールドには、対応するブロック
アドレスを記憶しておく。このとき、以下に示す、極め
て簡単な動作で、高速に一連の情報が消去できる。

■　ワード４の情報を読出す。

■　読出したワード４の情報のうち、ブロックアドレス
をブロックアドレスデコーダ３４に入力し、記憶回路１
４〜１７をセットする。

これにより、一連のワード２〜５は、情報を書込んでも
よい状態にセットされたこと、すなわち、記憶されてい
た情報が消去できることになる。このように隣接する一
連の複数ワードを書込んでも＝１１− よい状態にする動作が、極めて簡単に、しかも高速に実
現できることがわかる。

第２図は本発明の第２の実施例であって、ビット幅可変
のブロックアドレスデコーダを用いた構成例である。第
２図において、１〜３３．３５は第１図の場合と同様で
ある。３７はビット幅可変のブロックアドレスデコーダ
であり、３８はビット幅を指定する制御信号、３９〜４
２はそれぞれ各ワードに対応するビット幅可変のブロッ
クアドレスデコーダの出力端子を示す。

こ＼で、まず、ビット幅可変のブロックアドレスデコー
ダ３７について説明する。なお、以下の説明では正論理
を用いるが、負論理の場合も同様に説明できる。

通常のｎビット幅のデコーダを用いると、ｎビットの入
力信号に対し、２０個の出力信号のうちの１つのみに論
理“１”を出力することができる。

ビット幅可変のデコーダとは、ｎビットの入力信号のう
ち、下位Ｑビット（Ω＜　ｎ　）の入力信号の値に無関
係に上位ｍビット（ｍ＝ｎ−α）の信号のみをデコード
するデコーダのことである。すなわち、２ｒ１個の出力
信号のうち、連続する２１個の出力信号にのみ論理“１
”を出力できる。そして、この“Ｑ”の値が制御信号に
よって可変になる。

第３図にビット幅可変デコーダの一例を示す。

第３図は１〜４ビツト可変デコーダの例である。

第３図において、５０〜５３は４ビツトのデコーダへの
入力信号であり、５０が最下位ビット、５３が最上位ビ
ットに対応する。６０〜７５は１６個の出力信号であり
、７６〜７８はビット幅を可変にする制御信号である。

８０〜８３はインバータであり、８４〜８９は２人力Ｏ
Ｒゲート、９０〜１０５は４人力ＡＮＤゲートである。

１１０〜１１７は信号線である。

第３図はビット幅可変デコーダとして次のように動作す
る。

（１）４ビツトデコーダとして：　制御信号７６゜７７
．７８のすべてに論理“０″を与えることにより、通常
の４ビツトデコードとして動作する。

即ち、入力信号５０〜５３の４ビツトの値により、６０
〜７５の出力信号の１つが論理６“１”となる。

（２）３ビツトデコーダとして：　制御信号７７゜７８
に論理１１０　Ｉｔを、制御信号７６に論理１１１　）
ｊを与える。これにより、入力信号の最下位ビットがマ
スクされ、入力信号５ｏの値によらず、信号線１１６，
１１７はつねに論理“１″をとる。このため、４ビツト
の入力信号数にかＮわらず、３ビツトデコーダとして動
作する。すなわち、５０〜５３人力信号により、６０〜
７５の１６個の出力信号のうち、隣接した２個の出力信
号が論理“１″をとる。たとえば、入力信号５３，５２
゜５１．５０に論理“１００１”を与えたとき、出力信
号６８．６９のみが論理“１”をとり、それ以外の出力
信号は論理“０″をとる。

（３）２ビツトデコーダとして：　制御信号７８に論理
“ＯＩｔを、制御信号７６．７７に論理“１”を与える
。これにより、信号線１１４，１１５゜１１６．１１７
がつねに論理Ｊｌ　Ｉ　１１をとり、４ビツトの入力信
号数にか５わらず２ビツトデコーダとして動作する。こ
のとき、たとえば、入力信号５３．５２，５１，５０に
論理”　１００１”を与えたとき、出力信号６８，６９
，７０．７１のみが論理１１１７１をとり、それ以外の
出力信号は論理“０”をとる。

（４）１ビツトデコーダとして；　制御信号７６゜７７
．７８のすべてに論理“１″を与える。これにより、信
号線１１２〜１１７がつねに論理“１”をとり、１ビツ
トデコーダとして動作する。このとき、たとえば入力信
号５３，５２，５１，５０に論理“１００１”を与えた
とき、出力信号６８゜６９．７０，７１，７２，７３，
７４．７５が論理“１″をとり、それ以外の出力信号は
論理“０″をとる。

このように、通常のデコーダに若干の論理回路を付加す
ることにより、ビット幅可変デコーダが構成でき、また
、可変とするビット幅も任意に設定できることがわかる
。

次に、第２図の動作を説明する。第２図において、たと
えば４で示されるワードの情報が検索動作で選択された
とする。そして、その情報を読出したのち、２〜５の４
ワードに格納されている一連の情報を消去する動作を考
える。なお、２〜５のワードの特定フィールドには、そ
れぞれのワードアドレスを記憶しておく。このとき、以
下に示す極めて簡単な動作で、高速に一連の情報が消去
できる。

■　ワード４の情報を読出す。

■　読出したワード４の情報のうち、ワードアドレスを
ブロックアドレスデコーダ３７に入力し、ブロックアド
レスデコーダの制御信号３８により、一連の４ワードに
対応した出力信号に論理１１１　Ｉｔを出力する状態、
すなわち、入力信号３５（第３図の５０〜５３）の下位
２ビツトをマスクする状態にして、２ビツトデコーダと
してデコード動作を行い、記憶回路１４〜１７の４ワー
ドをセットする。

これにより、一連のワード２〜５は情報を書込んでもよ
い状態にセットされ、記憶されていた情報が消去できる
になる。なお、ブロックアドレスデコーダ３７の入力信
号３５の下位３ビツトをマスクすると、該デコーダ３７
は１ビツトデコーダとして動作し、連続する８ワードが
情報を書込んでもよい状態にセットされる。

第２図では、第１図の場合と異なり、ビット幅可変ブロ
ックアドレスデコーダを用いているため、ブロックを形
成するワード数が可変であり、２ワード、４ワード、８
ワード等に変更して用いることができるという大きな利
点がある。なお、第２図では、各ワードにワードアドレ
スを記憶しているとして説明を加えたが、これはワード
アドレスエンコーダを用いても同様であることは明らか
である。

さらに、第２図では、ワードアドレスを装置外部に出力
した後、ブロックアドレスデコーダに入力するとして説
明を加えたが、これは、装置内部でワードアドレスの出
力端子とブロックアドレスデコーダの入力端子を結線す
ることにより、装置外部へのアドレス出力の必要をなく
せることもわかる。このとき、必要に応じて、出力され
たワードアドレスを保持するレジスタを付加することも
考えられる。

また、ビット幅可変デコーダは、第３図において説明し
たように、全ビット幅をデコードする通常のデコーダと
しても動作できるため、ワードアクセスのためのワード
アドレスデコーダとしても共用することができる。

このように、隣接する一連の複数ワードを情報を書込ん
でもよい状態にする動作が、極めて簡単・高速に実現で
きることがわかる。さらに、同時に情報を書込んでもよ
い状態にするワード数も、ビット幅可変デコーダを用い
ることにより、容易に変更することができる。

〔発明の効果〕

以上、説明したように、本発明によれば、隣接した位置
にある一連の複数ワードを、−斉に情報の書込みが行え
る状態、すなわち情報の消去を行える連想メモリ装置が
実現できた＼め、以下に示す利点が生ずる。

（１）複数ワードからなる情報を記憶し、複数ワードに
またがった情報の単位で情報の消去を行うに際して、こ
の動作が極めて高速に、しかも簡単に実現できる。

（２）ピッＩ−幅可変デコーダを用いることにより、−
斉に消去するワード数を容易に変更できるため、１つの
連想メモリ装置で種々のビット幅の情報を扱うことがで
きるため、連想メモリ装置の汎用化、経済化を図ること
ができる。

（３）連想メモリ装置を用する情報処理装置全体の装置
構成が簡単になり、経済化が図れるとＮもに、スループ
ットが大きく向上する。

（４）知識情報処理等の複雑・高度化する情報処理にお
いて、情報のビット幅は増大しつ＼ある。本発明は一斉
に消去するワード数が大きくなるほど（情報のビット幅
が大きくなるほど）、従来技術と比較して高速性が発揮
されるため、今後、増々重要性を増すと考えられる。

【図面の簡単な説明】

第１図は本発明の一実施例で、隣接した一連の４ワード
を一斉に４ワードを一斉に情報の書込みが行える状態に
することができる連想メモリ装置の構成例を示す図、第
２図は本発明の他の実施例で、ビット幅可変のブロック
アドレスデコーダを用いた連想メモリ装置の構成例を示
す図、第３図は第２図に用いるビット幅可変デコーダの
構成例を示す図、第４図は複数ワードにまたがった情報
を記憶する連想メモリ装置の概念図である。 １・・・連想メモリセルアレイ、　　２〜５・・・ワー
ド、１４〜１７・・・記憶回路、　１８・・・記憶回路
ブロック、　　２９・・・複数選択分離回路、３０〜３
３・・・ワード線駆動回路、 ３４・・・ブロックアドレスデコーダ、３７・・・ビッ
ト幅可変ブロックアドレスデコーダ。 第３図 に７７７Ｂ ６０　　　　　美

Claims (5)

【特許請求の範囲】
1. （１）情報を記憶するワードを複数個有し、該ワード対
   応の検索結果を生成する手段と、各ワード対応に設けら
   れ、対応するワードに情報を書込んでもよいか否かを示
   す記憶手段と、該記憶手段の記憶状態によって情報を書
   込むべきワードを決定し、該決定されたワードに情報を
   書込む手段と、複数の連続したワードに対応した一連の
   上記記憶手段を、当該記憶手段を特定する指示情報に基
   づき、情報を書込んでもよいことを示す状態にする手段
   とを具備していることを特徴とする連想メモリ装置。
2. （２）前記複数の連続したワードに対応した一連の記憶
   手段（以下、記憶回路ブロックと称す）を、対応するワ
   ードに情報を書込んでもよいことを示す状態にする手段
   は、対象とする記憶回路ブロックを特定するためのブロ
   ックアドレスデコーダを有し、別に与えられるブロック
   アドレスを該デコーダでデコードすることにより該当記
   憶回路ブロックを指示することを特徴する特許請求の範
   囲第１項記載の連想メモリ装置。
3. （３）前記ブロックアドレスデコーダのデコード対象と
   するブロックアドレスのビット幅を制御情報により変更
   し、対象とする記憶回路ブロックを形成するワードの数
   を変更できる構成としたことを特徴とする特許請求の範
   囲第２項記載の連想メモリ装置。
4. （４）前記ブロックアドレスデコーダの入力として、検
   索動作で選ばれたワードのアドレスを用いることを特徴
   とする特許請求の範囲第２項もしくは第３項記載の連想
   メモリ装置。
5. （５）前記ブロックアドレスデコーダをワードアクセス
   のためのワードアドレスデコーダに共用することを特徴
   とする特許請求の範囲第２項、第３項もしくは第４項記
   載の連想メモリ装置。