JPS59110086A

JPS59110086A - 集積記憶回路

Info

Publication number: JPS59110086A
Application number: JP57218793A
Authority: JP
Inventors: Takeshi Takeya; 武谷　健
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1982-12-14
Filing date: 1982-12-14
Publication date: 1984-06-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、多数のメモリセルを同一基板上に集積した集
積記憶回路の構成法に関するものであり、主としてディ
ジタル符号化された画像データや音声データを処理ある
いは認識するための装置に好適な集積記憶回路に関する
。

〔従来技術〕

従来、集積記憶回路は一般に横行縦列に従って７トリツ
クス状にならべたメモリセルから成るメモリセルアレイ
が主要な構成要素となっている。

メモリセルアレイ内には横行に対応し゛Ｃビット線が配
線され、縦列に対応してワード線が配線されており、ビ
ット線とワード線は互に直交しており、各々の交点毎に
メモリセルが配置されている。横行の数、縦列の数がと
もに２Ｎ（Ｎは正の整数）であるとし、各横行及び各縦
列に順にＯから２ゞ−１までの番号を与え、Ｙ番の縦列
とＹ番の横行の交点にあるメモリセルをＭＣ（Ｘ、Ｙ）
と表わすこととする。

第１図は従来の集積記憶回路の例を示す。第１図におい
て、メモリセルアレイＭ　Ａ　１０には縦列選択回路Ｒ
Ｓ　１１、横行選択回路ＣＳ　１．３、入出力回路工０
１５が付加されており、Ｍ　Ａ　１０のワード線ＷＬ１
２はすべてＲＳ　１１に接続され、ＭＡＩＯの１３Ｌ１
４はすべてＣ８１３に接続されている。Ｃ８１３とＩＯ
１５はデータ線Ｄ１５によって接続されている。ＲＳ　
１．１にはＮビットのＸアドレス信号Ａ工が与えられ、
またＣ　Ｓ　１３にはＮビットのＹアドレス信号Ａアが
与えられる構成になっている。アドレス信号ＡＸ、ＡＹ
はそれぞれＮビットの論理信号でありきノＯかも２Ｎ−
１までの整数値を表わし、アドレス信号ＡＸ及びＡＹが
表わす整数値をそれぞれａＸ及びａＹとする。Ｒ８１１
は与えられたＡＸを解読してａＸ番の縦列に対応するワ
ード線ＷＬを駆動する。このワード線ＷＬの駆動によっ
てａＸ番の縦列に属するメモリセルは各々対応するピッ
）線ＢＬと電気的に接続され、このピッ）ＩＢＬを通し
てメモリセルへ情報の書込み及びメモリセルから情報の
読出しが可能となる。

一方、ＣＳ　１３は与えられたＡＹを解読してａＹ番の
横行に対応するビット線ＢＬをデータ線りと電気的に接
続する。故に、メモリセルＭＣ（ａｘ、ａＹ）がビット
線ＢＬ及びデータ線りを通して入出力回路■Ｑ　１５と
電気的に接続され、■０１５によってＭＣ（ａｘ、ａＹ
）へ情報の書込み及び読出しが可能な状態となる。すな
わちＭＣ（ａＸ、ａＹ）がアクセスされる。

このアクセス法はアドレス信号ＡＸ、ＡＹによって指定
されたメモリセルＭｅ（ａＸ、ａＹ）をアクセスするい
わゆるランダムアクセス法である。従来このランダムア
クセス法の他にニブルアクセス法モ用いられている。ニ
ブルアクセス法においては、すべ′Ｃのメモリセルは４
個づつのグループとして取り扱われる。例えばＭＣ（Ｘ
、Ｙｏ）、ＭＣ（Ｘ、Ｙｏ＋１）。

八）Ｃ（Ｘ、Ｙｏ＋２）及びＭＣ（Ｘ、Ｙｏ＋３）　（
ただし、Ｘは０以上２Ｎ−１以下の整数であり、Ｙｏは
０以上２Ｎ−１以丁で４で割り切れる整数である。）が
同一グループである。ニブルアクセス法においては、ア
ドレス信号で指定されたメモリセルがまずアクセスされ
、続いて同一グループに属する３つのメモリセルが次々
に高速にアクセスされる。

ところで、画像情報は本質的に２次元の情報であり、そ
の処理においてはある画素の情報とその近傍にある画素
の情報の処理を高速に行なう必要性が高い。このような
画素の情報を上述したランダムアクセス法による記憶情
報のアクセスを行なう従来の集積記憶回路に記憶すると
、近傍画素の情報を高速に入出力することができない。

また、ニブルアクセス法によっても、近傍画素の情報が
必も−ｒ同一グループのメモリセルに記憶されるように
することはできない。なぜならば、ニブルアクセス法に
よって高速にアクセスされるメモリセルは固定された４
個であり、任意の情報の近傍のアドレスを持つ情報では
ないからである。

このように、従来の集積記憶回路に？いては、あるメモ
リセルＭＣ（Ｘ、Ｙ）の情報とともにその近傍のアドレ
スに対応１−るメモリセル、例えハＭＣ（Ｘ−１、Ｙ）
　、　ＭＣ（Ｘ＋１　、Ｙ）　、　ＭＣ（Ｘ、Ｙ−１）
　、　Ｍ　Ｃ（ｘ、ｙ＋１　）等を高速に出力させるこ
とはできなかった。

〔発明の目的〕

本発明の目的はアドレス信号によって指定されタメモリ
セルの近傍のメモリセルをも高速にアクセス可能な集積
記憶回路を提供することにある。

〔発明の概要〕

本発明の要点は、外部から与えられるアドレス信号が表
わすアドレス空間内の点に対応するメモリセルに対して
、外部との間で情報を入出力する手段に、上記アドレス
信号が表わすアドレス空間内の点に対応するメモリセル
の近傍の点に対応するアドレスのメモリセルをも外部と
の間で情報を入出力する手段を付加したことである。以
下、本発明の一実施例を図面を参照して詳細に説明する
。

〔発明の実施例〕

第２図は本発明の一実施例を示すブロック図である。第
２図を参照するに、本集積記憶回路は４つのメモリセル
アレイＭＡｏ２０　、ＭＡ、２１　、　ＭＡ２２２゜Ｍ
Ａ３２３を有しており、各メモリセルアレイは　、６５
　、５３６個のメモリセルを有し、全体で２６２，１４
４ビツトの記憶容量である。各ＭＡｏＩＭＡ１１ＭＡ２
１ＭＡ３内には、横行に対応してビット線ＢＬが配線さ
れ、縦列に対応してワード線ＷＬが配線されており、Ｂ
ＬとＷＬは互に直交し、各々の交点毎にメモリセルが配
置されている。横行の数は５１２、縦列の数は１２８で
あり、各々のメモリセルアレイ内のビット線は５１２本
、ワード線は１２８本である。

各ＭＡｏ、ＭＡ１．ＭＡ２．．ＶＡ３のＷＬはそれぞれ
縦列選択回路Ｒ８，。３０　、　Ｒ８，３１、Ｒ８２３
２，Ｒ８３３３に接続されており、各ＭＡｏ、ＭＡ、、
ＭＡ２．ＭＡ、のＢＬはそれぞれ横行選択回路Ｃ３ｏ４
０．　Ｃ８，４１，Ｃ８２４２，Ｃ８３４３に接続され
ている。第１図に示した従来例の場合と同様、本実施例
の集積記憶回路に９ビツトのＸアドレス信号Ａｘと９ビ
ツトのＹアドレス信号ＡＹが与えられ、Ｘアドレス信号
ＡＩのうち上位７ビツトの信号Ａ′ｘがＲ８ｏ、Ｒ８，
、Ｒ，Ｓ２．Ｒ８３に供給され、ＡＸのうち下位２ビツ
トの信号心がデータスイッチ回路ＤＳＷ５０に供給され
瓢、Ｙアドレス信号ＡＹはＣ８ｏ、Ｃ８，、Ｃ８２，Ｃ
８３に供給されている。Ｄｏ　＋　Ｄ　１！Ｄ２　＋　
、Ｄ３　＋　Ｄ（＋＋　＋　Ｄ、＋　ｌ　ｌＤ２＋　ｌ
　Ｄ３＋ｌ　Ｄ６　＋　ＤＩ　　＊　Ｄ２　＋　Ｄ３−
は各Ｃ８とＤＳＷ５０間のデータ線であり、すべてのデ
ータ線はＤＳＷ５０に接続されている。外部と接続され
る５本の入出力線Ｉ）’ｏｏ　ｌ　Ｄ’０＋：　Ｄ’＋
Ｏ’　Ｄ’０−’　Ｄ’−０もＤＳＷ５０に接続されて
いる。各メモリセルアレイＭＡ　ｏ、　ＭＡ、　、　Ｍ
Ａ２．　ＭＡ３に応じて縦列選択回路、横行選択回路、
データ線が備えられているが、これらはその対応関係に
応じて同一の添字が付与された記号で現わすこととし、
添字は適宜変数１で代用することによりすべてのメモリ
アレイ及びそれに接続された回路やデータ線を一括して
表わすこととする。各々の横行選択回路Ｃ８工（１＝０
．１゜２．３）にはデータ線Ｄｉ　’　Ｄｉ＋　Ｉ　Ｄ
ｉ−が接続されている。外部から供給されるＸアドレス
信号ＡＩ及びＹアドレス信号ＡＹは９ビツトの論理信号
であり、０から５１１までの整数値をそれぞれ表わす。

ＡＩ、ＡＹによって表わされる整数値をａＸ、ａＹとす
ると、本集積記憶回路内の２６２，１４４個のメモリセ
ルはＭＣ（ａｚ＋ａｙ）で表わすことができる。ＡＸの
上位７ビツトの信号心が各縦列選択回路Ｒ８に供給され
るので、ａｘを４で割って割り切れる場合はＭＣ（ａｘ
。

ａＹ）はＭＡｏに、ａＸを４で割って１余る場合にはＭ
Ａ、にＭＣ（ａＸ、　ａＹ）は含まれている。

次に４つの横行選択回路Ｃ８１（１＝０．１，２．３）
の内部の構成について説明する。Ｃ８□の内部は同一の
構成であり、そのうちの一つを第３図に示す。

第３図はＣ８１のビット線ＢＬｊ−３〜ＢＬｊ＋２の部
分を示している。Ｃ８□はコラムデコーダＣＤ　４４を
含んでおり、ＣＤ４４は９ビツトのＹアドレス信号ＡＹ
を解読して５１２本のコラム選択線ｓｃｏ、ｓｃ、、・
・・・・・。

ＳＣｊ、・・・・・・５Ｃ５１１のうちの１本を高電位
に、他を低電位にすることにより、５１２本のコラム選
択線のうちの１本を選択する。ＭＡ□から接続されてい
る５１２本のビット線をＢＬｏ、　ＢＬ、　、・・・・
・・、ＢＬｊ、・・・・・・ＢＬ５，１と添字をつけて
記すことにすると、各ビット線例えばＢＬｊはデータ線
Ｄ□、Ｄ□−９ＤｉやとＮチャネル形電界効果トランジ
スタＱを通して接続されており、ＢＬｊとＤｌをつなぐ
トランジスタのゲートはＳＣｊに接続され、ＢＬｊとＤ
ｉやをつなぐトランジスタのゲートはＳＣｊ＋１に接続
され、ＢＬｊとＤｌ−をつなぐトランジスタのゲートは
ＳＣｊ、に接続されている。従ってＡ、の解読の結果、
ＳＣｊが選択され高電位にされたとすると、ＢＬｊがＤ
□と、ＢＬｊｌがＤｉ−と、ＢＬｊｌ１がＤｉやとそれ
ぞれ電気的に接続される構成となっている。

縦列選択回路Ｒ８ｏ、　Ｒ８１，Ｒ８２，Ｒ８３は、Ｒ
８，とＲ８２が同一の構成であり、Ｒ８ｏとＲ８３は夫
々他と異なる構成をとる。

第４図はＲ８１とＲ８２の構成を示す。Ｒ８１，Ｒ８２
はロウデコーダＲＤ３４を含んでおり、ＲＤ　３４は７
ヒツトの信号Ａ′ｘを解読して１２８本のロウ選択線Ｓ
Ｒｏ、ＳＲ，，・・・・・・、ＳＲｊ、・・・・・・Ｓ
Ｒ１□７のうちの１本を高電位に、他を低電位にするこ
とにより、１２８本のロウ選択線のうちの１本を選択す
る。ここでＭＡ□（１：ｏ、１，２．３）から接続され
ている１２８本のワード線をＷＬ　ｏ、ＷＬ□、・・・
・・・、ＷＬｊ、・・・・・・ＷＬ、２□と添字をつげ
て記すことにする。Ｒ８１，Ｒ８２においては同一添字
をつけて表わされたワード線とロウ選択線は直接接続さ
れている。すなわちｊ＝０　、１　、・・・・・・１２
７において、ＷＩ、ｊとＳＲｊが接続される。

第５図は縦列選択回路Ｒ８３の構成を示し、ツー５ド線
ＷＬｊ、−３〜ＷＬｊ＋２の部分を示す。Ｒ８３は他の
縦列選択回路と全く同じ７ビツトのロウデコーダＲＤ３
５を含んでおり、ロウ選択線のうち１本がＡ′ｘによっ
て選択され、高電位に設定される。Ｒ８３にはワードシ
フト信号φＳＱ及びφ−８が入力されており、ＳＲｏは
ＷＬｏと、ＳＲ，はＷＬ、と、−・・＝　ｓ　ＲｊはＷ
Ｌｊと、・・・・・・５Ｒ１２７はＷＬｌ、とそれぞれ
Ｎチャネル形電界効果トランジスタを通して接続される
。Ｎチャネル形電界効釆トランジスタのゲートにはφ′
０が供給され、φ’ＢＯが高電位の場合、ＳＲｏとＷＬ
ｏ、ＳＲ，とＷＬ、　、　・−−−−−、ＳＲ，トＷＬ
ｊ　、　・＝・・−８Ｒ１，とｗＬ１２７がそれぞれ電
気的に接続される。また、ＳＲ，はさらにＷＬｏと、、
Ｓ］（２はＷＬ、と、−・−・、　ｓ　ＲｊはＷＬ、−
１と＋　””’・ＳＲ，□７はＷＬ、２Ｉ、と、それぞ
れゲートをφｓｏで制御されるＮチャネル形電界効果ト
ランジスタを通して接続されており、φ８ｏが高電位の
場合、ＳＲ，とＷＴ、ｏ。

ＳＲ２とＷＬｌ、・・・・・・、ＳＲｊとＷＬ、　、　
、・・・山ＳＲ，□７とＷＬ、□６がそれぞれ電気的に
接続される構成となっている。

第６図は縦列選択回路Ｒ８ｏの構成を示し、ワード線Ｗ
Ｌ　　−ＷＬ、＋２の部分を示す。Ｒ８ｏにはワードシ
−２フト信号φ１．φ３３が入力されており、φ’８ｇが高
電位の場合、ＳＲｏとＷＬｏ、ＳＲ，とＷＬ、、・・・
・・、ＳＲｊとＷＴＪｊｌ・・・・・・Ｓ　Ｒ，、とＷ
Ｌ、□７がそれぞれ電気的に接続され、φＢ３が高電位
の場合、ＳＲｏとＷＬ、　、　ＳＲ，とＷＬ２．・・・
・・・、ＳＲ，とＷＬ、、　、、・・・・・・ＳＲ１□
６とＷＬｌ。７がそれぞれ電気的に接続されるよう構成
されている。次にφＩＩＱ　ｌφ′８ｏ、φ８３．φ′
８３について説明する。φＳｏｌ”Ｓ。

φ８３．φ８３は２ビツトのアドレス信号Ａ７に応じて
発生されるＯ　Ａｘが表わすＯから３までの整数値をａ
Ｘとすると、第１表に示すごと＜ａｘか０ｏ場合、φ８
ｏが高電位（Ｉ４　）となり、ａｘ−ＩＪ″−Ｏ以外の
場合、Ｉ８゜が低電位（Ｌ）となり、ａ′；が３の場合
、Ｉ８３が高電位となり、ａ′；が３以外の場合、Ｉ８
３が低電位となる。φ′Ｂｏはφｓｏの、φ′８３はＩ
８３のそれぞれ相補信号であり、一方が高電位であれば
他方は低電位である。

第１表次にデータスイッチ回路ＤＳＷ５０について説明する。

ＤＳＷ５０には２ビツトのアドレス信号ａｘによってＤ
’ＯＯ，＋　Ｄ’０＋＋　Ｄ’ｏ　　＋　、Ｄ’　ｏＨ
Ｄ′＋６とＤｊ、＋　’　Ｄｉ　’　Ｄｉ　−（１＝＝
０．１．２．３）がどのように接続されるが決定される
。第２表にａｘによる接続関係を示す。

第　　２　　表Ｄ’Ｏ＋　Ｄ’Ｏ＋　＋　Ｄｇ　　＊　Ｄ’　６　＋　
Ｄ′＋Ｂはそれぞれ、Ｄｓ　ｗ　Ｄ３＋＋Ｄ３−９Ｄ２
．Ｄｏに電気的に接続されるように構成されている。

次に本発明の第１の実施例の動作を説明する。

外部からＸ及びＹアドレス信号Ａｘ、　ＡＹが与えられ
、それらの信号を表わす数がそれぞれａｘ、ａアである
とする。Ａｘの上位７ビツトの信号心が表わす数をａ′
Ｘとし、Ａｘの下位２ビツトの信号潟か表わす数をａｘ
とすると、匂＝４３ｘ＋ａｘが成立する。ａ／／Ｘ＝１
又は２の場合、φＢＯｌφＢ３はともに低電位となり、
φ’ｌ？ｏｌφ′Ｂ３はともに高電位となる。Ｒ８，、
Ｒ８，、１１８２゜Ｒ８３においては、ＳＲとＷＬｊが
電気的に接続され、（ｊ−０，１，２，・・・・・・、
１２７）、Ｒ３ｏ、Ｒ８，、Ｒ８２，Ｒ８３に含まれる
ＲＤは５Ｒ８１誂高電圧に選択するので、ＭＡｏ、ＭＡ
、、ＭＡ２．、ＭＡ３のＷＬａ４が高電圧に駆動される
。一方、Ｃ８ｏはＭＡｏのビット線ＢＬａアをり。に接
続し、ＢＬａＹ−１をり。−に、ＢＬａＹ＋１をり。＋
にそれぞれ接続し、同様にＣ８，１Ｃ８２ｔＣ８３はＭ
Ａ、、ＭＡ２゜ＭＡ３０ピット線ＢＬａＹをそれぞれＤ
ｌ、Ｄ２．Ｄ３に接続し、ＢＬａＹ−１をり、　　、Ｄ
２１Ｄ３−に接続し、ＢＬａＹ＋。

をり７．．１．　ｌ　Ｄ２＋　ｅ　Ｄ３＋に接続する（
ただし、上記において、ａ、−１は１以上５１０以下の
整数の場合である。

）。従って、Ｄ′ｏｏはＤＩＩｘを通してＭ　Ａ　ａ’
ｘのＢＬａ、に接続され、ＭＡａ／／ｘではワード線Ｗ
Ｌａ４が高電位になっているのでメモリセルＭＣ（ａＸ
、ａＹ）が”ｏ　ｏを通してアクセスされる。Ｄ′ｏ＋
はＤｄ／ｘ＋ヲ通して、Ｄ′ｏ−はｆ）ｊ’、−を通し
てＭ　Ａａ’、のＢＬａ、、　、　ＢＬ３．、　、にそ
れぞれ接続され、Ｍ　Ａ式ではＷＬａＩ工が高電位にな
っているので、ＭＣ（ａＸ、ａＹ＋１）がＤ′Ｏ＋を通
しテアクセスサレ、ＭＣ（ａＸ、ａＹ−＋　）がＤ′ｏ
−を通して“アクセスされる。よってＭＡ“では、ＭＣ
（ａｘｌａＹｌ　）　＋　ＮｆＣ（ａｚ　！ａＹ）。

ａＸＭＣ（ａＸ、ａＹ＋１　）の３つのメモリセルがアクセ
スされる。”（−０はＤ（ａｌ／ｘ＋１）を通してＭＡ
（ａ／Ｘ＋１）のＢＬａアに接続され、ＭＡ（ミ＋１）
ではｗＬａＩが高電位になっているので、ＭＣ（ａＸＩ
１．ａ、　）が”＋ｏを通してアクセスされる。Ｄ−は
Ｄ〃　を通してＭＡ（ａｌ／ｘ−１）のＢＬａＹ、　　
　　ｒａ、１）に接続され、ＭＡ（ａ・’ＩＩ）ではＷＬａＩＸが高電
位に選択されているので、ＭＣ（ａｘ−１，ａＹ）がＤ
−ｏを通してアクセスされる。このようＫａｘか１又は
２の場合、Ｍ　Ａ式はＭＣ（ａｘ、ａＹｌ　）　、ＭＣ
（ａｘ、ａＹ）　、ＭＣ（ａｘ。

ａＹ＋１）の３つのセルが、ＭＡ（ａｌ／ｘ＋１）はＭ
ＣＣａｘ十＋　。

ａＹ）の１つのセルが、Ｍ　Ａ（ａ／／−１）はＭＣ（
ａｘ−＋　、ａＹ）の１つのセルがアクセスされ、結局
ＭＣ（ａＸ、ａＹ）を中心としたそのセルの近傍の（隣
接する）４つのセルも同時にアクセスされる。

次にａｘ＝０の場合について述べる。この場合φ６ｏ及
びφ−３が高電位、φ’ｓｏ及びφＢ３が低電位であり
、ＭＡｏ、　ＭＡ、　、　ＭＡ２においては、ＷＬａＩ
が高電位に駆動されるが、ＭＡ３においてはＷＬ（ａ−
１）が高電位に駆動される。このため、ＭＣ（ａＸ、ａ
Ｙ）９ＭＣ（ａＸ。

ａｙ　＋　１　）　＋　Ｍ　Ｃ（”ｘ　＋　ａｙ　’　
）　＋　ＮｆＣ（ａｘ十’　＋　ａｙ　）がそれぞれＤ
ｏｏ　’　ＤＯ＋ｌＤＯ−＋　Ｄ’ｓ−０を通してアク
セスされる点はａＸ＝１又は２の場合と同じである。一
方、Ｄ−ｏはＤ３を通してＭＡ３のＢＬａ、に接続され
、ＭＡ３ではＷＬ（ａ’ｘ−１）が選択されているので
ＭＣ（ａＸ−１，ａＹ）がＤ’。を通してアクセスされ
る。このようにａ　ｘ＝　００場合、ＭＡｏはＭＣ（ａ
Ｘ、ａＹ−＋　）　、　ＭＣ（ａｘ、ａＹ）　、　ＭＣ
（ａｘ、ａＹ＋１）の３つのセルが、ＭＡｌはＭＣ（ａ
ＸＩ１゜ａＹ）の１つのセルが、ＭＡ３はＭＣ（ａｘ−
’　＋ａｙ　）の１つのセルがアクセスされ、結局同様
にＭＣ（ａｘ。

ａＹ）を中心としたそのセルの近傍の４つのセルも同時
にアクセスされる。

次にａ″ｘ−３の場合、ＭＡｏにおいてはＷＬ（ａ’ｚ
＋、）ＬａＹに接続され、ＭＡｏではＷＬ（ａＸＩ１．
が選択されてイルノテＭＣ（ａＸＩ１．ａＹ）がり。を
通してアクセスされ、”００　’　Ｄ′。＋＋　Ｄ’０
　　＋　Ｄ’　ｏを通してａｘ−１又は２の場合と同様
、それぞれＭＣ（ａｘ、ａＹ）１ＭＣ（ａＸ、ａＹ十＋
）　、　ＭＣ（ａｘ、　ａＹ−ｔ）　、　ＭＣ（ａｘ−
１，ａ、）がアクセスされる。

以上をまとめると、ａＸのあらゆる場合について、ＭＣ
（ａＸＩ　ａＹ）　Ｉ　ＭＣ（ａｘ、ａＹ＋　１）　＋
　ＭＣ（ａｘ、ａＹ−１）　＋　ＭＣ（ａｙ”＋　ａＹ
）　、Ｍｃ　（ａｘｌｌ　ａＹ）の５つのメモリセルが
アクセスされる。上述した実施例において、ａｘ＝０又
は５１１又はａＹ＝０又は５１１の場合、ＭＣ（ａｘ。

ａＹｆ：ｘ）、ＭＣ（ａＸＩ１．ａＹ）ＶＣ該当するメ
モリセルが存在せず、これらの特殊なアドレス信号が付
与された場合には５つのメモリセルがアクセスされなか
った。しかし、上記のようなアドレス信号が与えられた
場合、アドレス信号の値ａｘ、ａＹの０と５１１は隣接
しているとみなし、例えばａｘ＝ｏの場合、ＭＣ（ａＸ
−１，ａＹ）としてＭＣ（５１１、ａＹ）を選択し、逆
にａｘ＝５１１の場合ＭＣ（ａｘ十ｔ　、　ａＹ）とし
てＭＣ（０゜ａＹ）を選択するようにＣ８ｏ、Ｃ８１，
Ｃ８２，Ｃ８３，Ｒ８ｏ。

Ｒ８３を構成してもよい。

上述の第１の実施例では、同時に５個のメモリセルをア
クセスする構成であったが、データスイッチ回路ＤＳＷ
の構成を変更することにより、ＭＣ（ａＸ、ａＹ）　、
ＭＣ（ａＸ、ａＹ＋１）　、ＭＣ（ａＸ、ａＹ−＋）　
、ＭＣ（ａ、＋１１　ａＹ）Ｉ　ＭＣ（ａｘ　１１　ａ
Ｙ）Ｉ　ＭＣ（ａ　Ｘ＋ｔ　Ｉ　ａＹ＋１　）＋　Ｎｆ
Ｃ（ａＸ　１　、ａｙ　＋ｌ）＋　ＭＣ（ａＸＩＩ　＋
　ａＹ−１）＋　ＭＣ（ａＸ　’　　＋　ａｙ工１）の
９個のメモリセルな同時にアクセスする構成にすること
も容易である。

また、さらにアクセスするメモリセルを増やし、ＭＣ（
ａＸ、　ａＹ＋ｚ）等、アドレス信号の値がＭＣ’　（
ａｚ＊ａＹ）から２以上離れているメモリセルもアクセ
ス対象とすることも可能である。

上述の例では、記憶情報を２次元的な論理空間に存在す
るものとし、その中でアドレス信号で指定された記憶情
報及びその付近の記憶情報を取り出すよう構成されてい
る。しかし、この論理空間が２次元である必要性はなく
、１次元又は３次元以上でも良い。

第７図は本発明の第２の実施例を示す。第７図の実施例
は１次元論理空間内に記憶情報が配列されており、アド
レス信号で指定された記憶情報及びそれに隣接する記憶
情報をアクセスするように集積記憶回路を構成している
。第２の実施例は２６２　、１４４ビツトの記憶容量を
もっており、１３１．０７２個のメモリセルな有する２
つのメモリセルアレイＭＡＡ７０とＭＡＢ７２を含んで
いる。ＭＡＡ、　ＭＡＢ内には、互に直交する２５６本
のビット線ＢＬと５１１本のワード線ＷＬが配列され、
各々の交点にメモリセルが配置されている。さらに縦列
選択回路Ｒ８Ａ７１．Ｒ８Ｂ７３及び横行選択回路ＣＳ
　’７４を具備して〜・る。本実施例には、１８ビツト
のアドレス信号が付与され、上位９ビツトが表わす数値
をＣ２、下位９ビツトが表わす数値をａｌとする。下位
９ピツ）Ｃ８’７４に与えられ、Ｃ８’７４はＢＬａ、
をデータ線りに、ＢＬ（ａｌ−０）をデータ線り一に、
ＢＬ　　　をデータ線Ｄ＋にそれぞ（Ｃ１＋１）れ電気的に接続すると同時にａｌ−００場合にはワード
シフト信号φ３を高電位に選択し、８１：５１１の場合
にはワードシフト信号φ□を高電位に選択する。

１８ビツトのアドレス信号のうちの上位９ビツトはＲ８
Ａ７１　、　Ｒ８Ｂ７３に付与され、φ８はＲ８Ｂ７３
に、φ。

はＲ８Ａ７１にそれぞれ供給される。Ｒ８Ａ７１．Ｒ８
Ｒ７３は第１の実施例のＲ８ｏ、Ｒ８３と同様な構造を
有しており、φ４．φ３が低電位の場合はＷＬａ３が選
択されろ。しかし、φ。が高電位の場合はＲ８ＡはＷＬ
（Ｃ２＋１）を選択し、φ３が高電位の場合はＲ８Ｂは
ＷＬ、Ｃ２，。

ヲ選択する。このようにすることにより、本メモリはＤ
を通してアドレス信号に対応するメモリセルをアクセス
すると同時に、Ｄ＋、Ｄ−を通してこのアドレス信号に
より指定される前後に隣接するアドレスを有するメモリ
セルをアクセスすることが可能となる。

第８図は第３の実施例を示す。第８図の実施例は３次元
論理空間内に記憶情報が配列されており、アドレス信号
で指定された記憶情報に、３次元空間内で隣接する記憶
情報をアクセスするように集積記憶回路を構成した例を
示す。本実施例は第１の実施例と同じく、２６２，１４
４．　、ビットの記憶容量をもっており、６５，５３６
個のメモリセルを含む４つのメモリセルアレイＭＡｏ８
０　、　ＭＡ、　８３　、　ＭＡ２８６　、　ＭＡ３８
９を具備している。各メモリセルアレイ内には、横行、
縦列にそれぞれ対応してビットｉＢＬ、ワード線ＷＬが
直交して配置され、その交点にメモリセルが配置されて
おり、縦列選択回路Ｒ８ｏ８１　、　Ｒ８，８４゜Ｒ８
２８７，Ｒ８３９０が１２８本のワード線ＷＬを介して
メモリセルアレイに接続される。横行選択回路Ｃ８′。

８２、Ｃ８’８５．Ｃ８’８８．Ｃ３ｔ９１が５１２本
のビット線ＢＬ２を介してメモリセルアレイに接続される。第３の実施例
には第１の実施例の場合と同様１８ビツトのアドレス信
号が与えられるが、このうち上位９ビツトをＸアドレス
信号ＡＩとし、その信号の表わす数値をａＸ、下位９ビ
ツトをさらにＹアドレス信号ＡＹとＺアドレス信号Ａ２
に分割し、それぞれの信号の表わす数値をａＹ、　ａ、
とする。第１の実施例の場合と同様ＡＸをさらにＡ′ｘ
とＡＸに分割し、心をＲ８ｏ。

Ｒ８１，Ｒ８２，Ｒ８３に供給し、データスイッチ回路
ＤＳＷ’９２にＡＩを供給し、ＡＹ、Ａ２は横行選択回
路ｃｓｏ。

Ｃ８１，Ｃ８２，Ｃ８３に供給する構成となっている。

本実施例の場合、ｉ＝ｏ、１，２．３とするとＣＳ１は
ＭＡ□のビット線のうち、（ａア、ａ２）に対応するビ
ット線をデータ線Ｅ□に接続し、（ａＹｌ１　、　ａ、
）　、　（ａＹ−１。

Ｃ２）　Ｉ　（ａ、ｔ　＋　ａ　＋］）　＋　（ａＹ、
Ｃ２１）　Ｋそれぞれ対応するビット線をデータ線Ｄ＋
　、＋　Ｅ−１，Ｅｉ＋’　Ｅｉ−に接続し、ＤＳＷ’
は心に従って上記データ線を入出力線Ｅ’０ＱＯＩＥ’
０Ｏ−１−Ｉ　Ｅ′ｏｏ−Ｉ　Ｅ’０−１−６ｌ　Ｅ’
０−０１　Ｅ’＋０゜、Ｅ〜ｏｏに接続し、Ｅ’ＱＱＱ
！Ｅ’００＋’　Ｅ’ｏｏ−Ｉ　Ｅ′ｏ＋ｏ　ｌ　Ｅ’
Ｏ−０１Ｅ’−１−００１Ｅ’−００のそれぞれを介し
てアドレス信号に対応するメモリセルＭＣ（ａｘ。

ａＹ、Ｃ２）及びｘ、ｙ、ｚのアドレス信号の値が１だ
けａＹｌ　Ｃ２）　Ｉ　ＭＣ（ａｙ　’　＋　ａｙ＋　
ａｚ）がアクセスされる。

上述の実施例において、複数のメモリセルが同時にアク
セスされるとしたが、集積記憶回路外部とのデータの入
出力はいわゆるパラレル形でもよいし、シリアル形でも
よ（、集積記憶回路の内部で論理空間上隣接する記憶情
報を同時にアクセスする点が本発明の要点である。

上述の実施例においては、１横行について１本のビット
線を持つメモリアレイを仮定したが、相補的に使用され
る２本のビット線が１横行に対応する構成でもよい。同
様にデータ線も２本１組の構成としてもよい。

また上述の実施例に、同時にアクセスされる種々の隣接
記憶情報の設定法を示したが、これらを外部から付与さ
れる信号により選択できるようにしてもよい。また、従
来のニブルモード等のアクセス法との選択を外部信号に
より行うようにしてもよい。また一つのアドレスに一つ
のメモリセルが対応づけられた構成となっているが、一
つのアドレスに複数のメモリセルが対応づけられる構成
としてもよい。

〔発明の効果〕

以上説明したように、本発明の集積記憶回路は外部から
与えられたアドレス信号及びそのアドレス信号の近傍の
アドレス信号に対応する記憶情報を一括してアクセスす
ることができる。このため、画像や音声等の認識等のよ
うに、ある情報及びその近傍のアドレスを付与された他
の情報を同時に必要とするデータ処理を行なうにあたり
、本発明の集積記憶回路を情報を記憶させるために使用
することにより、上記処理を高速化することができる。

また、処理装置において、近傍情報のアドレス情報を発
生させるためのハードウェアを集積記憶回路の外部に設
置する必要がなくなり、処理装置の小形化・高信頼度化
・経済化を達成することもできる。

【図面の簡単な説明】

“　第１図は従来例を示すブロック図、第２図は本発明
の第１の実施例を示すブロック図、第３図は第２図の横
行選択回路の構成を示す図、第４図は第２図の縦列選択
回路Ｒ８１，Ｒ，Ｓ２の構成を示す図、第５図は第２図
の縦列選択回路Ｒ８３の構成を示す図、第６図は第２図
の縦列選択回ＭＲ５ｏの構成を示す図、第７図は本発明
の第２の実施例を示すブロック図、第８図は本発明の第
３の実施例を示すブロック図である。２０〜２３・・・メモリセルアレイ、　、３０〜３３・
・・縦列選択回路、　４０〜４３・・・横行選択回路、
　５０・・・データスイッチ回路◇ 代理人　弁理士　鈴　木　　　０（′胃パ第１図Ａ。５３７第２図第４図（−Ｙ−′ Ａ′％。ＷＬ７−ｚ　　　　ＶＪｃｊ−Ｉ　　　　　ＷＬ４　　
　　　　ＷＬ４＋＋　　　　　ＷＬｐ２Ａシ第６図べ

Claims

【特許請求の範囲】

（１）単−又は複数のアドレスで形成されるアドレス空
間内の点に対応づけられた多数のメモリセルと、外部か
ら与えられるアドレス信号が表わすアドレス空間内の点
に対応するメモリセルに対して、外部との間で情報を入
出力する手段を具備する集積記憶回路において、上記手
段は上記アドレス信号が表わすアドレス空間内の点に対
応するメモリセルの近傍の点に対応するアドレスのメモ
リセルをも外部との間で情報を入出力する手段を含むこ
とを特徴とする集積記憶回路。