JPS62293342A - 十進数加減算方式 - Google Patents
十進数加減算方式Info
- Publication number
- JPS62293342A JPS62293342A JP13493886A JP13493886A JPS62293342A JP S62293342 A JPS62293342 A JP S62293342A JP 13493886 A JP13493886 A JP 13493886A JP 13493886 A JP13493886 A JP 13493886A JP S62293342 A JPS62293342 A JP S62293342A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- flag
- subtraction
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
演算レジスタの有効桁数を超える十進数の加減算をこの
レジスタの有効桁数ごとに分割して処理するために、指
定された演算子を示すフラグをストアするレジスタを設
け、このフラグと加減算に共通の演算命令とによってこ
の分割された演算を逐次実行するようにした。
レジスタの有効桁数ごとに分割して処理するために、指
定された演算子を示すフラグをストアするレジスタを設
け、このフラグと加減算に共通の演算命令とによってこ
の分割された演算を逐次実行するようにした。
倍精度演算などの演算レジスタの有効桁数を超える桁数
の十進数の加減算を行う十進数加減算方式に関する。
の十進数の加減算を行う十進数加減算方式に関する。
倍精度演算などのように、演算レジスタの有効桁数を超
える桁数の十進数の演算（以下便宜」−１倍長演算、と
いう）を行う場合にはこのレジスタの有効桁数ごとに十
進数を下位桁から分割し、先ず演算される２数の」二記
レジスタの有効桁数に相当する最下位からの桁数を有す
る下位桁について指定された演算子による演算を行い、
その結果得られた桁上がりあるいは桁下がりと演算され
る２数の上位桁、ずなわち演算１／ジスタの有効桁数を
超える上位の桁の値とにより演算を行うものであるが、
このような加減算を行う場合には桁上げあるいは桁借り
用の専用加算命令、専用減算命令が必要であり、このた
め桁上がり付加算および桁下がり付減算に対して別々の
命令コードを割当てていた。
える桁数の十進数の演算（以下便宜」−１倍長演算、と
いう）を行う場合にはこのレジスタの有効桁数ごとに十
進数を下位桁から分割し、先ず演算される２数の」二記
レジスタの有効桁数に相当する最下位からの桁数を有す
る下位桁について指定された演算子による演算を行い、
その結果得られた桁上がりあるいは桁下がりと演算され
る２数の上位桁、ずなわち演算１／ジスタの有効桁数を
超える上位の桁の値とにより演算を行うものであるが、
このような加減算を行う場合には桁上げあるいは桁借り
用の専用加算命令、専用減算命令が必要であり、このた
め桁上がり付加算および桁下がり付減算に対して別々の
命令コードを割当てていた。
本発明はこのような倍長演算を行う場合、実行される演
算の演算子とは無関係に同一の命令によって十進数の倍
長演算を行い得るようにしたものである。
算の演算子とは無関係に同一の命令によって十進数の倍
長演算を行い得るようにしたものである。
第１図の模式的な原理図に示すように、演算命令により
指定された加減算を指示するフラグをストアするレジス
タ１を設け、演算レジスタ２１．２２の有効桁数ごとに
分割された演算を逐次処理する際にはこのフラグにより
指示された加算あるいは減算を実行させることにより、
同一の演算命令により加算あるいは減算を行い得るよう
にしたものである。
指定された加減算を指示するフラグをストアするレジス
タ１を設け、演算レジスタ２１．２２の有効桁数ごとに
分割された演算を逐次処理する際にはこのフラグにより
指示された加算あるいは減算を実行させることにより、
同一の演算命令により加算あるいは減算を行い得るよう
にしたものである。
なお、同図において、Ｍは便宜上命令レジスタの形で示
した命令コード部Ｍ１およびオペランド指定部Ｍ２をふ
くむ演算命令、ＡおよびＢは便宜上数値レジスタの形で
示した演算すべき倍長の十進数であって、それぞれ上位
桁Ａｔ、Ｂｌと下位桁Ａ２ 、Ｂ２ とからなるものと
して示してあり、演算処理の進行に応じて演算レジスタ
２１．２２にＡｌ、ＢｌおよびＡ、２、Ｂ２がストアさ
れ、上記演算命令の命令コード部Ｍ１をデコーダ３でデ
コードして得られた演算子を示すフラグにしたがって、
十進数演算回路４において下位桁Ａ２．８２間の演算お
よび上位桁ＡＩ、Ｂ、と桁上がりあるいは桁下がりとを
含めた演算処理が逐次行われるものである。
した命令コード部Ｍ１およびオペランド指定部Ｍ２をふ
くむ演算命令、ＡおよびＢは便宜上数値レジスタの形で
示した演算すべき倍長の十進数であって、それぞれ上位
桁Ａｔ、Ｂｌと下位桁Ａ２ 、Ｂ２ とからなるものと
して示してあり、演算処理の進行に応じて演算レジスタ
２１．２２にＡｌ、ＢｌおよびＡ、２、Ｂ２がストアさ
れ、上記演算命令の命令コード部Ｍ１をデコーダ３でデ
コードして得られた演算子を示すフラグにしたがって、
十進数演算回路４において下位桁Ａ２．８２間の演算お
よび上位桁ＡＩ、Ｂ、と桁上がりあるいは桁下がりとを
含めた演算処理が逐次行われるものである。
演算命令により指定された演算子を示すフラグをフラグ
レジスタｌにストアしておくことによって、演算レジス
タ２１．２２の有効桁数ごとに分割して逐次実行される
演算は加算あるいは減算を指定する情報を必要としない
ので、上位桁についての演算を指示する命令には加算あ
るいは減算を指定しないでも所要の処理が行われるので
、加算・減算のいずれの場合であっても同一の演算命令
を使用することができる。
レジスタｌにストアしておくことによって、演算レジス
タ２１．２２の有効桁数ごとに分割して逐次実行される
演算は加算あるいは減算を指定する情報を必要としない
ので、上位桁についての演算を指示する命令には加算あ
るいは減算を指定しないでも所要の処理が行われるので
、加算・減算のいずれの場合であっても同一の演算命令
を使用することができる。
第２図は本発明の実施例を示すもので、第１図に示した
原理図におけるフラグレジスタ１とデコーダ３および演
算命令とから演算処理命令を生成する部分に相当するも
のである。
原理図におけるフラグレジスタ１とデコーダ３および演
算命令とから演算処理命令を生成する部分に相当するも
のである。
演算命令Ｍの命令コード部は第１図のデコーダ３に相当
するデコーダ１１によりデコードされ、正負の符号を含
まない十進数の加算を指示する処理命令ＡＢＣＤ （Ａ
は加算、ＢＣＤは十進数の意味）が“１″として出力さ
れるとインバータ１３、オア回路１４を介して、第１図
のフラグレジスタ１に相当するフラグレジスタ１２のフ
ラグを消去して“Ｏ″とし、また正負の符号を含まない
十進数の減算を指示する処理命令５ＢＣＤ （Ｓは減算
、ＢＣＤは十進数の意味）が“１”として出力されると
オア回路１４を介してフラグレジスタ１２にフラグ″１
”をセントする。
するデコーダ１１によりデコードされ、正負の符号を含
まない十進数の加算を指示する処理命令ＡＢＣＤ （Ａ
は加算、ＢＣＤは十進数の意味）が“１″として出力さ
れるとインバータ１３、オア回路１４を介して、第１図
のフラグレジスタ１に相当するフラグレジスタ１２のフ
ラグを消去して“Ｏ″とし、また正負の符号を含まない
十進数の減算を指示する処理命令５ＢＣＤ （Ｓは減算
、ＢＣＤは十進数の意味）が“１”として出力されると
オア回路１４を介してフラグレジスタ１２にフラグ″１
”をセントする。
これにより、演算命令ＤＣＥが与えられるとこのフラグ
レジスタ１２のフラグの状態に応じて加算あるいは減算
が実行される。
レジスタ１２のフラグの状態に応じて加算あるいは減算
が実行される。
この実施例では、これらのフラグを制御する信号がＯＲ
回路１４を介してフラグレジスタ１２に供給されるもの
として示してあり、さらに正負の符号材の数値を演算す
るために演算命令により指定された演算子が変換された
とき（例えば、Ａ−（−Ｂ）→Ａ＋Ｂ）にこの変換され
た演算子により上記のフラグをセントするための演算子
選択回路１５の符号出力もこのＯＲ回路Ｉ４に供給され
るものとして示しである。
回路１４を介してフラグレジスタ１２に供給されるもの
として示してあり、さらに正負の符号材の数値を演算す
るために演算命令により指定された演算子が変換された
とき（例えば、Ａ−（−Ｂ）→Ａ＋Ｂ）にこの変換され
た演算子により上記のフラグをセントするための演算子
選択回路１５の符号出力もこのＯＲ回路Ｉ４に供給され
るものとして示しである。
上記デコーダ１１からはさらに命令コードから演算レジ
スタ（第１図の２１．２２）の有効桁数以内の数値を演
算する命令であることを示す出力Ｓと倍長演算命令であ
ることを示す出力Ｗが選択的に出力され、ＡＮＤ回路１
６．１７．１８．１９によって」−記フラグレジスタ１
２からのフラグとこの出力ＳあるいはＷとの論理積がと
られ、第１図の十進数演算回路４の演算処理を指示する
演算処理命令がこれらＡＮＤ回路１６．１７．１８．１
９から出力される。
スタ（第１図の２１．２２）の有効桁数以内の数値を演
算する命令であることを示す出力Ｓと倍長演算命令であ
ることを示す出力Ｗが選択的に出力され、ＡＮＤ回路１
６．１７．１８．１９によって」−記フラグレジスタ１
２からのフラグとこの出力ＳあるいはＷとの論理積がと
られ、第１図の十進数演算回路４の演算処理を指示する
演算処理命令がこれらＡＮＤ回路１６．１７．１８．１
９から出力される。
有効桁数以内の演算であることを示すデコーダ１１の出
力Ｓとフラグレジスタ１２の出力との論理積をとるＡＮ
Ｄ回路Ｉ６の出力（減算指示）ＤＣｌおよび上記デコー
ダ１１の出力Ｓとフラグレジスタ１２の出力をインバー
タ２０を介して論理積をとるＡＮＤ回路１８の出力（加
算指示）ＤＣであるＤＣ信号は通常の演算であることを
十進数演算回路（第１図４）に示すものであり、本発明
におけると同様に演算子を指定しない演算命令によって
このフラグレジスタＩ２のフラグの状態に応じた演算が
実行されるものである。
力Ｓとフラグレジスタ１２の出力との論理積をとるＡＮ
Ｄ回路Ｉ６の出力（減算指示）ＤＣｌおよび上記デコー
ダ１１の出力Ｓとフラグレジスタ１２の出力をインバー
タ２０を介して論理積をとるＡＮＤ回路１８の出力（加
算指示）ＤＣであるＤＣ信号は通常の演算であることを
十進数演算回路（第１図４）に示すものであり、本発明
におけると同様に演算子を指定しない演算命令によって
このフラグレジスタＩ２のフラグの状態に応じた演算が
実行されるものである。
また、倍長演算であることを示すデコーダ１１の出力Ｗ
とフラグレジスタＩ２の出力との論理積をとるＡＮＤ回
路１７の出力（減算指示）ＤＣＥ、および上記デコーダ
１１の出力Ｗとフラグレジスタ１２の出力をインパーク
２０を介して論理積をとるＡＮＤ回路１９の出力（加算
指示）ＤＣＥであるＤＣＥ信号は、本発明により倍長演
算を行うことを十進数演算回路（第１図４）に指示する
ものである。
とフラグレジスタＩ２の出力との論理積をとるＡＮＤ回
路１７の出力（減算指示）ＤＣＥ、および上記デコーダ
１１の出力Ｗとフラグレジスタ１２の出力をインパーク
２０を介して論理積をとるＡＮＤ回路１９の出力（加算
指示）ＤＣＥであるＤＣＥ信号は、本発明により倍長演
算を行うことを十進数演算回路（第１図４）に指示する
ものである。
上記したＡおよびＢの２つの数の倍長演算を行う場合の
従来のプログラムは例えば次のようになる。
従来のプログラムは例えば次のようになる。
ＢＲＳＵＢ −−−−−−−−−＝−−−−−
−１１１Ａ Ｄ Ｄ ： −−−−−−−
−−−−−＋２１Ａ、 Ｂ ＣＤ −−−−
−−−−−ｆ３）Ａ Ｂ ＣＤ Ｅ −−−−
−−−−−−−−−（４１ＢＲＮＥＸＴ −−−−−
＝−一−−−−〜〜 （５）Ｓ Ｕ Ｂ ：
−−−−−−−−−一一一−［６１ＳＢＣＤ
−〜−−−−−−−−−−−−−−（７１Ｓ Ｂ
ＣＤ Ｅ −−−−−−−−−−−−−−−
−（８）Ｎ Ｅ Ｘ Ｔ ： −一−−−−
−−−−−−−−＝＝−（９）これに対して本発明によ
るプログラムは、例えば、 ＢＲＳＵＢ −−−−−−−−−−−−１１１
Ａ、 Ｄ Ｄ ： −−−−−−−−−−
−−＋２１Ａ Ｂ ＣＤ −一−−−−−＝
−−−−〜〜−−（３）Ｂ ＲＮ Ｅ Ｗ （Ｆ Ｓ
＝ ０ ） −−００１Ｓ Ｕ Ｂ ：
−−−−一＝−−−−−−−（６）Ｓ Ｂ ＣＤ
−−〜−−−−−〜−＝−−−−（７＋ＮＥＷ
： −・−−−−−−−−−−一−−ａυＤ
ＣＥ −−−−−−−−−一＝−−−−−
叩Ｎ Ｅ Ｘ Ｔ ： −−−−−−−−−
−−−一〜（９）のようになる。
−１１１Ａ Ｄ Ｄ ： −−−−−−−
−−−−−＋２１Ａ、 Ｂ ＣＤ −−−−
−−−−−ｆ３）Ａ Ｂ ＣＤ Ｅ −−−−
−−−−−−−−−（４１ＢＲＮＥＸＴ −−−−−
＝−一−−−−〜〜 （５）Ｓ Ｕ Ｂ ：
−−−−−−−−−一一一−［６１ＳＢＣＤ
−〜−−−−−−−−−−−−−−（７１Ｓ Ｂ
ＣＤ Ｅ −−−−−−−−−−−−−−−
−（８）Ｎ Ｅ Ｘ Ｔ ： −一−−−−
−−−−−−−−＝＝−（９）これに対して本発明によ
るプログラムは、例えば、 ＢＲＳＵＢ −−−−−−−−−−−−１１１
Ａ、 Ｄ Ｄ ： −−−−−−−−−−
−−＋２１Ａ Ｂ ＣＤ −一−−−−−＝
−−−−〜〜−−（３）Ｂ ＲＮ Ｅ Ｗ （Ｆ Ｓ
＝ ０ ） −−００１Ｓ Ｕ Ｂ ：
−−−−一＝−−−−−−−（６）Ｓ Ｂ ＣＤ
−−〜−−−−−〜−＝−−−−（７＋ＮＥＷ
： −・−−−−−−−−−−一−−ａυＤ
ＣＥ −−−−−−−−−一＝−−−−−
叩Ｎ Ｅ Ｘ Ｔ ： −−−−−−−−−
−−−一〜（９）のようになる。
ここで、ＢＲは分岐命令で＋ｉｌは指定された演算が減
算であれば“ＳＵＢ”への分岐命令、（２）は加算処理
、（３）は十進数加算命令、（４）は倍長演算による十
進数加算命令、（５）は加算処理の終了により“ＮＥＸ
Ｔ”へ分岐する命令、（６）は分岐先名、（７）は減算
命令、（８）は倍長演算による十進数減算命令、（９）
は分岐先名、０〔は”ＮＥＷ″へ分岐する命令で、この
とき前記フラグレジスターのフラグは加算を示す０″で
ある。また、αυは分岐先名、α２）は本発明により加
減算に共通に使用される演算命令であり、先に説明した
ように加算か減算かはフラグレジスタのフラグにより定
められる。
算であれば“ＳＵＢ”への分岐命令、（２）は加算処理
、（３）は十進数加算命令、（４）は倍長演算による十
進数加算命令、（５）は加算処理の終了により“ＮＥＸ
Ｔ”へ分岐する命令、（６）は分岐先名、（７）は減算
命令、（８）は倍長演算による十進数減算命令、（９）
は分岐先名、０〔は”ＮＥＷ″へ分岐する命令で、この
とき前記フラグレジスターのフラグは加算を示す０″で
ある。また、αυは分岐先名、α２）は本発明により加
減算に共通に使用される演算命令であり、先に説明した
ように加算か減算かはフラグレジスタのフラグにより定
められる。
このように、本発明によれば命令の数が１つ減少するの
で一定数の命令上ソトであれば他の命令を追加すること
ができ、また加減算についての命令が共通に使用できる
ことから分割して演算を行う回数が多いほどプログラム
の量とステップが減少する効果が大きい。
で一定数の命令上ソトであれば他の命令を追加すること
ができ、また加減算についての命令が共通に使用できる
ことから分割して演算を行う回数が多いほどプログラム
の量とステップが減少する効果が大きい。
第１図は本発明の原理図、第２図は本発明の実施例を示
す図である。 １はフラグレジスタ、２は演算レジスタ、３は演算命令
の命令コードをデコードするデコーダ、４は十進数演算
回路である。 Ｏ
す図である。 １はフラグレジスタ、２は演算レジスタ、３は演算命令
の命令コードをデコードするデコーダ、４は十進数演算
回路である。 Ｏ
Claims (1)
- 演算レジスタの有効桁数を超える十進数の加算あるいは
減算を演算レジスタ（２）の有効桁数ごとに分割して演
算を行うために、演算命令からデコーダ（３）によりデ
コードされて加算あるいは減算を指定する演算子を示す
フラグをストアするフラグレジスタ（１）を設け、加算
および減算に共通の命令と上記フラグとによって上記分
割した演算を十進数演算回路（４）が逐次実行するよう
にしたことを特徴とする十進数加減算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493886A JPS62293342A (ja) | 1986-06-12 | 1986-06-12 | 十進数加減算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493886A JPS62293342A (ja) | 1986-06-12 | 1986-06-12 | 十進数加減算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293342A true JPS62293342A (ja) | 1987-12-19 |
Family
ID=15140063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13493886A Pending JPS62293342A (ja) | 1986-06-12 | 1986-06-12 | 十進数加減算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293342A (ja) |
-
1986
- 1986-06-12 JP JP13493886A patent/JPS62293342A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0228830A (ja) | 整数除算回路 | |
| JPS6057467A (ja) | ベクトルデ−タ処理装置 | |
| JPH034936B2 (ja) | ||
| JPH0560629B2 (ja) | ||
| JP3252493B2 (ja) | 電子式計算機及びその計算処理方法 | |
| JPS5969845A (ja) | デ−タ駆動制御方式 | |
| JPS6349259B2 (ja) | ||
| JP2529694B2 (ja) | マイクロプロセッサの待機命令実行装置 | |
| JPS6230455B2 (ja) | ||
| JPS62293432A (ja) | 情報処理装置 | |
| JPS5995646A (ja) | 演算制御装置 | |
| US4651295A (en) | Electronic desk-top calculator | |
| JPH02297627A (ja) | イミーディエト・データの転送，演算命令実行方式 | |
| JPH01195532A (ja) | マイクロプロセッサー | |
| JPH04250555A (ja) | 電子計算機 | |
| JPH0991118A (ja) | 浮動小数点演算装置 | |
| JPS62271017A (ja) | 十進数加減算装置 | |
| JPS6319859Y2 (ja) | ||
| JPS59154303A (ja) | 電子スケ−ル | |
| JP2899009B2 (ja) | 情報処理装置 | |
| JPS58107906A (ja) | 工程歩進形プログラマブルコントロ−ラ | |
| JPH02284225A (ja) | 演算処理装置 | |
| JPH04131967A (ja) | データ処理装置 | |
| JPH0248770A (ja) | 情報処理装置 | |
| JPS6383866A (ja) | ベクトル演算処理方式 |