JPS62293384A

JPS62293384A - 画像入力装置

Info

Publication number: JPS62293384A
Application number: JP61135238A
Authority: JP
Inventors: Tadashi Yamamoto; 直史山本; Tsutomu Saito; 勉斉藤; Hidekazu Sekizawa; 秀和関沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-11
Filing date: 1986-06-11
Publication date: 1987-12-19
Also published as: DE3719553A1; DE3719553C2; US4806780A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は光検出器アレイにより走査して画像を読み取
る画像入力装置に係り、特に光検出器アレイから読み取
られた画像信号のシェーディング補正を行なう画像入力
装置に関するものである。

（従来の技術）一次元の光検出器アレイを用いて、画像を入力するもの
としては、例えばこの発明の出願人が提案した特願昭５
９−１９２６６３号の第２の実施例を挙げることができ
る。

これは、原稿画像上の１ラインをレンズにより一次元光
検出器アレイ上に結像して、光検出器により連続した電
気信号に変換して読み出すもので（主走査）、１ライン
ずつ読みながらレンズおよび光検出器アレイを主走査方
向に対して垂直方向に移動（副走査）することにより、
２次元の画像の読み取りを行なっている。

ここで得られた画像信号は、ディジタル化してから、シ
ェーブイブ補正を行なう。

シェーディング補正は光検出器アレイの感度のばらつき
や、暗電流、光源の照度むらなどに起因する走査方向の
ゲイン、オフセットのばらつきを補正し、画素の反射率
に応じた値に規格化するためのものである。具体的には
、画像信号から黒補正信号を減算し、この結果を白補正
信号で除算することにより補正を行なっている。

黒補正信号および白補正信号はそれぞれ主走査方向の各
画素についての読み取り系のオフセット成分およびゲイ
ン成分を表しており、シェーディング補正回路の２本の
ラインメモリ中に記憶されている。これらの信号は、原
稿画儂読み取り前に光検出器アレイで黒基準板、白基準
板を読み取って得られる基準信号から作られ、前記のラ
インメモリに記憶するものである。このようにして、原
稿画像読取りの直前に基準板を読むことにより、ゲイン
やオフセットの時間的変動を除くこともできる。

これらの補正信号に、誤差があると、副走査方向に平行
なすし状ノイズか補正した画像信号に加わり、画質を劣
化させるおそれがある。このため、補正信号は画像信号
よりノイズが十分低くなければ、補正による悪影譬がで
る。一方、アナ四グ系でのノイズや基準板のよごれなど
により、基準板を読み取った信号にはノイズがのりやす
い事情がある。

そこで、補正信号のノイズを低減するため、基準板を複
数回読み取り、得られる基準信ｇを各画素についてそれ
ぞれ複数回平均したものを補正に用いている。この平均
化は、具体的にはラインメモリと加算器により行なって
いる。

すなわち、まず２インメモリの各画素の内容をすべてク
リヤーし、基準板を絖み取って得られる基準信号の各画
素と、ラインメモリの各画素の内容を加算し、ラインメ
モリの同じ画素に書きこむ０これを複数回行なうことに
より、ラインメモリの中には基準信号の各画素について
の複数回の総和が記憶されるので、これを読み取り回数
で割り算することにより、複数回の平均化した信号が得
られる。なお、読み取り回数を２のベキ乗としておけば
、ビットシフトだけで割り算を行なうことができる。

（発明が解決しようとする問題点）この発明の先行技術（非公知）として上述したシェーデ
ィング補正回路の問題点として、基準信号読み込み時の
ライメモリの速度があげられる。画像信号の補正時には
、画像信号１サイクルの間に、ラインメモリのアドレス
のアクセス、およびデータの読み出しを行なうだけであ
るが、基準信号の読み込み時には画像信号の１サイクル
の間に、ラインメモリのアドレスのアクセス、データの
読み出し、加算、データの書き込み等の処理を行なう必
要があるので、ラインメモリに高速性が要求される。

一方、１ラインの画素数は通常１００ト１００００のオ
ーダであり、ラインメモリとして高速かつ高容量のもの
が必要となる。

現在の技術においてこれを実現することは可能であるが
、高速高容量のラインメモリを用いることは、コストの
上昇、消費電力の増加、信頼性の低下につながる。また
、基準信号読み取り時だけ高速に動作するので回路効率
もよくない。

〔発明の構成〕

（問題点を解決するための手段）上記の問題点を解決するため、この発明においては画像
入力装置を、光検出器アレイを走査して画像信号を検出
する手段と、検出した画像信号をディジタル信号に変換
する手段と、基準板を複数ラインで読み取り変換して得
られたディジタル基準信号を前記光検出器アレイの同じ
画素ごとに累積加算し記憶する手段と、画像信号を前記
の検出する手段により読み取り変換したディジタル信号
に対し前記の記憶した信号によりシェーディング補正を
行なう手段とを有する画像入力装置において前記基準信
号の一部を間引にて累積加算を行なうことを特徴とする
ように構成している。そして、基準信号読み取り時に例
えば−足動素数ｎごとにｎ−１画素の信号を間引いてラ
インメモリに累積加算を行なう。さらに、１ラインごと
に間引く画素の位相を変え、ｎライン読み込むことによ
り、全ての画素について１回ずつの読み込みを行ない、
この処理を所定の平均化の回数だけ繰返すことにより、
各画素について複数回の累積加算を実現する。

（作用）このように、基準信号読み取り時の画像信号を間引くこ
とにより間引かれた画像信号の周期を長くすることがで
きる。例えばれ画素からｎ−１の画素を間引く場合周期
はｎ倍になる。これにより累積加算時のラインメモリの
速度をおとすことにより、低速のラインメモリを用いる
ことが可能となる。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図において１は画像の表示された原稿（入力する原
稿画像）、２は画像を読み取るためのキャリッジであり
、キャリッジ２には光源３、円筒レンズアレイ４、光検
出器アレイ５、増幅器６および〜Φ変換器７が一体に設
けられている。光検出器アレイ５はその長手方向が紙面
と垂直になるように配設され、キャリッジ２は光検出器
アレイ５の長手方向に対し垂直な方向に走査し得る構成
を備えている。

なお、図中８は黒基準板、９は白基準板である。

第１図において、光源３により原稿１の面上に光を照射
し、原稿１上の１線分領域を円筒レンズアレイ４により
光検出器アレイ５上に結像させ、これを例えばＣＯＤ　
（電荷結合素子）を用いて順次時系列信号として読み出
す（これを主走査と呼ぶ）。

以下余白このようにして読み出した信号を増幅器６で増幅し、さ
らにＮΦ変換器７によりディジタル画像信号１０１に変
換する。

キャリッジ２を原稿１の面と平行でかつ光検出器アレイ
５の長手方向に対して垂直な方向に走査（これを副走査
と呼ぶ）しなから、１ラインずつ主走査の読取りを行な
っていくことにより、原稿１全面についての情報を読み
取ることができる。ディジタル画像信号１０１はシェー
ディング補正回路１０に供給され、この回路１０におい
てシューディング補正が行なわれる。

ところで光検出器アレイ５の各素子の感度のばらつきや
暗電流、光源による照度ならなどの要因により、得られ
る画像信号のゲインやオフセットは主走査方向にある程
度のばらつきをもっている。すなわち原稿１の画イ象の
′主走査位置ｎの明るさを１・−とすると、画像信号ｙ
、は）、、！ｌ＝、、Ｉａｔ、ｘ、＋ｂ、・・・・・・
・・・・・・・・・・・・・・・（１）によって表わさ
れる。ここで、ａｙｌ　Ｔ　ｂ　ｎ　　は系の各画素の
ゲイン成分、オフセット成分を示す量であるＯこれらのばらつきを補正するために、シェーディング補
正回路１０で画像信号の規格化を行なう。

シェーディング補正回路１０はａ）原稿１の画像を読み取る前に、予めその端部にある
黒基準板８および白基準板９を複数ライた信号および白
基準信号から黒基準信号を減算したものを同一画素ごと
に複数回累積加算した信号をそれぞれ点補正信号ｂ　１
および自掃正信号ａとして後述するラインメモリに記憶
させる。

ｂ）原稿１の画像読み取り時に、得られる画像信号から
２インメモリに記憶された点補正信号を減算し、さらに
自掃正信号の逆数を乗算する。

の２つの機能を備えている。前者を耽み込みモード、後
者を補正モードと呼んでいる。

読み込みモードにおいて、基準信号を画素内１１ごとに累積加算するのは、補正信号のノイズ低減のため
である。すなわち、補正信号にノイズが加っていると、
補正された画像信号に、副走査方向に半行なすひ状ノイ
ズが発生し、再生画像の画質を著しく劣化させる。した
がって補正信号は画像信号より十分高いＳ／Ｎ比が要求
され、前記の累積加算処理はＳハの十分高くない画像読
み取り系において必要である。

ところで、このように複数ラインの信号を画素ごとに累
積加算する場合、基準信号１画素に対してｉ）ラインメモリのアドレスのアクセスｉｉ）ラインメ
モリの読み取り１ｉｉ）　　９インメモリの内容と基準信号の加算ｉｖ
）　　ラインメモリへの書き込与の４動作を行なう必要があり、補正モードにおける２動
作白　ラインメモリのアドレスのアクセスｉｉ’）　　ラ
インメモリの読み取りに比べて処理時間が長くなる。

そこで、この発明はシェーディング補正回路１０におい
て、読み込みモードの基準信号を第２図に示すように４
画素ごとに３画素間引き、周波数を１／４におとして累
積加算を行なっている。

そして、基準信号の読み取りライン数を４倍にし１′ｆ
）イン毎に間引く画素の位相を順次かえている。

すなわち、第１ライン目には４ｎ＋１画素目（１゜５．
９・・・・・・画素目）以外を間引き、第２ライン目は
４ｎ＋２画素目（２，６，１０・・・・・・・・・画素
目）以外を間引くというように順次変えていき、５ライ
ン目では再び４ｎ＋１画素目以外を間引き、これを４１
ラインだけ繰返す。これにより全ての画素についてｎ回
ずつ累積加算を行なうことになる。

第２図においてＸ印は間引かれる画素を示している。

次に第３図を中心としてシェーブイブ補正回路１０の具
体的構成並びに作用を詳述する。

まず、画像信号を補正する場合すなわち補正モードにつ
いて説明する。

第１図のＮΦ変換器７でディジタル化した画像信号１０
１は画素クロック信号１４１に同期してシェーディング
回路１０に入力する。入力した画像信号１０１はレジス
タよりなるラッチ回路ＩＪでラッチされる。補正モード
ではラッチ回路１１のクロックはセレクタ１２により画
素クロック信号１４１に選択されている。

ラッチ回路１１でタイミング整形した画像信号１０２か
ら減算器１３により点補正信号１０５を減算し、その結
果（信号１０３）に乗算器１４により自掃正信号１０６
の逆数信号１０７を乗算することにより補正画像信号１
０４を得る。

ここで熱補正信号１０５および自掃正信号１０６は前記
す、およびａ、を表わす信号で、それぞれラインメモリ
１７および１８に記憶されている。これらのメモリ１７
．１８のアドレス１５１に補正モードではセレクタ３１
によりアドレスカウンタ３２の出力が選択されている。

アドレスカウンタ３２に画素クロック信号１４１をカウ
ントしているので、画像信号に同期して対応する、点補
正信号、自掃正信号が２インメはセレクタ２１は常にラ
インメモリ１８の出力が選択さＶ、ている。また逆数テ
ーブル１６は顧■により構成され、１補正信号１０６の
逆数を信号１０７として出力する。

上記の動作により、シェーディング補正回路１０に入力
する画像信号ｙゎｌこ次式で示される演算が施され、主
走査方向のオフセットおよびゲインのはらつきが補正さ
れ、主走査位置によらず原稿１の画像の明るさに対応し
た補正ＩＩＩＩＩｌ！信号か得られる。

次に睨み込みモードの場合について説明する。原稿１の
画像を読み取る前に、まずキャリッジ２を原稿１の端部
にある黒基準板８の位置まで移動し、光源３を消灯して
光検出器アレイ５より信号を睨み出し増幅器６で増幅し
、んΦ変換６７でディジタル信号に変換する。これを黒
基準信号と呼ぶ。

黒基準板８は反射率が０または十分率さい一様な板であ
り、光検出器アレイ５に光が照射されない状態で信号を
読みとることになるので、黒基準信号は光検出器アレイ
５の暗電流、増幅器６のオフセットなどにより生ずる読
み取り系のオフセット成分ｂｆｉを表わすことになる。

この実施例では、光源３を消灯して黒基準板８を読みと
っているが、光検出器アレイ５に照射される光の量が０
または十分率さいという条件を満せば例えば光源３を点
灯したまま黒基準板８を読み取るかあるいは光源３を消
灯して反射率の０でないものを読み取るなどの手段でも
よい。また、画像信号１０１を補正するための信号であ
るから、これと同じ周期で読み込む必要がある。

シェーディング補正回路１０に入力された黒基準信号１
０５はラッチ回路１１にラッチされる。読み込みモード
では、ラッチ回路１１のクロック信号は、セレクタ１２
により４分周期信号１４４が選択されている。４分周期
信号は、第４図に示すように同期信号１４１を４分周１
３５で４分周した１４３ａ〜１４３ｄをセレクタ３４で
選択したものである。

信号１４３ａ〜１４３ｄはそれぞれ、４ｎ＋１画素％、
４ｎ＋２画素１：、４ｎ＋３画素ｉ、４ｎ＋４画素口（
ｎ　”　０）に同期した信号である。ここで、４分周同
期信号１４４として、例えば信号１４３化か選択されて
いる場合は黒基準信号は４ｎ＋１画素已１だけラッチ回
路１１にラッチされる。

すなわち、４画素ごとに３画素が間引かれることになる
。ここでセレクタ３４は１ライン毎に切り換えられるの
で、１ライン毎に間引かれる画素の位相が変り、４ライ
ンの読み込みにより全ての画素が読み込まれることにな
る。

黒基準信号の読み込みモードでは減算器１３の減算入力
はセレクタ２１により０が選択されており、ラッチ回路
１１で間引かれた黒基準信号は減算器１３を素通りして
、加算器１４、ラインメモリ１７ラツチ回路１５により
累積加算処理が行なわれる謂積加算処理は複数ラインの
黒基準信号を同一画素ごとに累積加算するものである。

ラインメモリ１７は黒基準信号の読み取りの前に全ての
画素を０にクリヤしておく。そして黒基準信号が読み込
まれると、ラインメモリ１７のその画素に対応する信号
がラインメモリ１７より読み出され、ラッチ回路１５に
ラッチされ、加算器１４で対応する基準信号と加算され
、再びラインメモリ１７の同じ位置に書き込まれる。

ラインメモリ１７のアドレス信号１５１は読取りモード
では、セレクタ３１により一ト位１１ビットがアドレス
カウンタ３３の出力、下位２ビツトが４画素のうち読み
込まれる画素の位相を表わす信号が選択されている。ア
ドレスカウンタ３３は４分周期信号１４４によりカウン
トアツプするので、ラインメモリ１７の黒基準信号の画
素に対応した位置に対して処理が行なわれる。

これにより黒基準信号を４ｎライン読み込むことにより
、黒基準信号の各画素ごとについてｎ回！／４積加算し
た信号がラインメモリ１７に書き込まれる。この実施例
ではｎ−１６としており、したがってラインメモリ１７
、ラッチ回路１５、加算器１４は画像信号の８ビツトに
対し１２ビツト構成となっている。黒基準信号の読み込
み時には、ゲート２０が、オンになっていて、ラインメ
モリ１７に書き込まれる信号は同時にラインメモリ１８
に書き込まれる。結果として、黒基準信号の累積加算信
号はラインメモリ１８に記憶される。

この累積加算信号を１６で除算し、平均したものが点補
正信号１０５となる。１６による除算は、ビットシフト
で実現しており、実質的にはラインメモリの内容がその
まま点補正信号１０５を表わすと考えてよい。

黒基準信号の読み込みが終了したら次に光源３を点灯し
てキャリッジ２を白基準板９の位置に移動し、黒基準信
号の読み込みの場合と同様に白基準信号の読み込みを行
なう。この実施例では、白基準板９は反射率が一様で白
い紙に等しい無彩色の板を用いている。しかし、必すし
もこの条件が必要ではなく、反射率が白い紙と等しくな
い場合または色がついている場合は逆数テーブル１６の
内容を変えることにより補正できる。

白基準信号は光検出器アレイの各素子の感度むら、光源
による照度むらなどにより生ずる読み取り等のゲイン成
分ａｆｉとオフセット成分す。

の和ａＱ＋ｂＩＩを表わす。ただし、白基準板９の反射
率を１としている。

白基準信号はシェーディング補正回路１゜で、画素ごと
に累積加算される。この処理は黒基準信号の場合と略同
じであり、次の点のみ異なる。

すなわち、第１に減算器１３の減算人力１０５がセレク
タ２１により、ラインメモリ１８の内容が選択され、第
２に累積加算時に、ゲート２０がオフになりかつライン
メモリ１８に書き込みを行なわない。したがって、白基
準信号から点補正信号が減算された信号が累積加算され
、これが前記の３１に相当し、白補正信号となる。

これにより、黒基準信号、白基準信号の読み込みが終る
と、ラインメモリ１７および１８には前記のａｊＩおよ
びｂ　の信号すなわち、白補正信号および点補正信号が
記憶される。

原＄１の画偉読み取り時に、これらの補正信号を用いて
、上記の補正を行なうことにより高精度の補正を行なう
ことができる。

次にこの発明のＨ２の実施例を第５図乃至第８図によっ
て説明する。第６図は第２の実施例のシェーディング補
正回路１０　を示している。この回路１０　　は基準信
号の累積加算、画像信号の補正などの演算を行なう部分
（図の破線より上部）は第１の実施例の第３図の場合と
同じであり、間引きの処理を行なう部分（図の破線より
下部）が異なっているので、以下この点を中心に説明す
る。

第５図の実施例では、間引き処理回路１０７２で間引き
の制御を行なっている。

間引き処理回路１０７２から画素周期信号を間引いた間
引Ｎクロック信号１０２２が出力される。

間引きクロック信号１０２２はレジスタ１０５１および
アドレスラッチ回路１０７１のクロック信号となってお
り、それぞれ基準信号１００１およびアドレスカラ／り
１０７３の出力信号１０２３を間引いている０ここでアドレスカウンタ１０７３は画素同期信号に同期
してカウントアツプしてｐす、アドレスカウンタ出力１
０２３は基準信号の主走査位置を示している。したがっ
て間引かれて残った基準信号の主走査位置と、間引かれ
て残ったアドレス信号１０２１は常に対応しており、第
１の実施例と同様基準信号の累積加算を行なうことによ
り、間引かれた基準信号はラインメモリの対応するアト
にスに累積される。

間引き処理回路１０７２は被数ラインの読み取りの間は
すべての画素について同じ回数だけ間引きクロックを出
力する必要がある。

この実施例の間引き処理回路の構成を第７図に示す。

この回路はアドレスカウンタの下位２ビツト１１０１と
ライ／カラ／りの下位２ビツト１１０２を比較器１１０
４で比較し、等しい場合にのみ１を出力し、この出力と
画素同期信号との論理積を間引きクロック１１０５とし
て出力している。ここでラインカウンタ１１０２はライ
ン同期信号をカウントアツプするもので、読み込みライ
ン数を示して〜）る。

これにより４ｎライン巨１には、ラインカウンタの下位
２ビツトはＯＯとなっており、したがってア、１−ルス
カウンタの下位２ビツトがＯＯとなるときすなわち４ｒ
ｎ画素口・にのみ、間引きクロックが出力される。同様
に４０＋１ライン目、４ｎ＋２ライン目、４ｎ＋ライン
目ｉにはそれぞれ４ｍ＋　１．４ｍ＋２．４ｍ＋３画素
目、で間引きクロックが出力される。したがって４ライ
ン読みこむごとに、各画素１回ずつ累積加算される。補
正モーレスカウンタの各下位２ビツトを比較することに
より周期的に間引きクロックを出力しているがこれを第
８図に示すようにＲＯＭを用いることにより、任意のシ
ーケンスで間引きクロックを出力することができる。す
なわちＲＯＩｖｌのアドレスにアドレスカウンタ出力と
２インカウンタ出力を入力し、１のデータ出力にしたが
って間引きクロックを出方する。概定ラインの読み取り
の間に各画素とも同じ回数だけ間引きクロックが出力す
る条件と１各間引きクロックの間隔が、累積加算に必要
な条件を満せば任意のシーケンスで行なうことができる
。

なお、この発明は上記各実施例に限定されるものではな
く要旨を変更しない範囲において種々変形して実施する
ことができる。

上記第１の実施例では４画素ごとに３画素間引く場合を
示したが、必ずしもこの数値に限るものではなく例えば
２画素ごとに１画素、５画素ごとに４画素を間引くよう
に画素数をｎとし間引く画素数をｐとした場合にｎ　）
　ｐの関係による場合でもよい。

また上記実施例はｎ期的Ｉこ間引きを行なっているか、
各画素の累積加算回数の等しくなるという条件を満せば
、不規則な間引きを行なってもよい。これは例えばライ
ン番号と画素番号とその画素を間引くか否かの情報とＲ
ＯＭに記憶しておき、この内容により間引きを行なうこ
とにより実現できる。

またこの発明はカラーによる画像入力装置にも適用でき
る。例えば光検出器アレイの受光面上に第４図に示すよ
うな赤同、緑（Ｑ　、青（Ｂ）の３色すものである。こ
のようなカラー画像読み取り系で得られたカラー画像に
対しても前記のシェーディング補正回路が適用できる。

カラー画像信号は同じ読み取り密度ならば、信号の周波
数が白黒の３倍であるので、この発明は特に有効である
。

〔発明の効果〕

以上述べたようにこの発明によれば、シェーディング補
正回路の基準信号読み込み時に基準信号を間引くことに
より読み込みモードでのラインメモリに要求される速度
！・客補正モードの速度と同程度すなわち画像信号の周
期と同程度なので低速のメモリを用いることができる。

したがって、これにより回路の低コスト化、消費電力の
低下、高信頼化を達成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略的な構成図、第２図
はこの実施例における間引きの手段の説明図、第３図は
同実施例におけるシェーディング補正回路のブロック図
、第４図は第３図のシェーディング補正回路の作動のタ
イミングを示す図、第５図はカラー画像入力装置の色フ
ィルタの配列を示す図、第６図はこの発明の他の実施例
におけるシェーディング補正回路のブロック図、第７図
は第２の実施例の間引き処理回路の構成図、第８図はＲ
ＯＭを用いた間引き処理回路の構成図である。１・・・原稿　　　　　　２・・・キャリッジ３・・・
光源　　　　　　４・・・円筒レンズアレイ５・・・光
検出器アレイ　６・・・増幅器７・・・ルΦ変換器　　
　８・・・黒基準板９・・・白基準板　　　１０・・・
シェーディング補正回路１１・・・ラッチ回路　　１２，２２，３１．３４・・
・セレクタ１３・・・減算器　　　　１４・・・乗算器
１５・・・ラッチ回路　　　１６・・・逆数テーブル１
７．１８・・・ラインメモリ　１９−２１−・・ゲート
図面の浄書（内容に変更なし）第２図手続補正書働式）、、　％１．９．イ５゜特許庁長官　黒　１）明　雄　　　殿１、事件の表示　　　　　　　　　　　　　　　庖１特
願昭６１−１３５２３８号２、発明の名称画像入力装置３、補正をする者事件との関係（３０７）株式会社　東芝４、代理人住所　東京都大田区西蒲１」７丁１１５０１１ｉ’　３
号　１ｕ４−１ビル３階口１￥Ｊｌ　　＃ｑ　　ｙｔｌ
　　ｚｉＪ１７、補正の内容（１）本願の添付図面第１図乃至第８図を別紙の通り訂
正する。

Claims

【特許請求の範囲】

（１）光検出器アレイを走査して画像信号を検出する手
段と、検出した画像信号をディジタル信号に変換する手
段と、基準板を複数ラインで読み取り変換して得られた
ディジタル基準信号を前記光検出器アレイの同じ画素ご
とに累積加算し記憶する手段と、画像信号を前記の検出
する手段により読み取り変換したディジタル信号に対し
前記の記憶した信号によりシェーディング補正を行なう
手段とを有する画像入力装置において、前記基準信号の
一部を間引いて累積加算を行なうことを特徴とする画像
入力装置。
（２）基準信号を同一画素ごとに昼積加算を行なう際、
１ラインの基準信号のうち一定の画素数ｎに対しｎ＞ｐ
の関係にあるｐ画素を周期的に間引きかつラインごとに
間引く画素の位置をずらして累積加算を行なうことを特
徴とする特許請求の範囲第１項記載の画像入力装置。
（３）基準信号は黒基準信号および白基準信号の少くと
も一方であることを特徴とする特許請求の範囲第１項ま
たは第２項記載の画像入力装置。