JPS62297766A - ロジツク集積回路の測定装置 - Google Patents
ロジツク集積回路の測定装置Info
- Publication number
- JPS62297766A JPS62297766A JP61140689A JP14068986A JPS62297766A JP S62297766 A JPS62297766 A JP S62297766A JP 61140689 A JP61140689 A JP 61140689A JP 14068986 A JP14068986 A JP 14068986A JP S62297766 A JPS62297766 A JP S62297766A
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- JP
- Japan
- Prior art keywords
- dut
- signal
- input
- timing
- integrated circuit
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- Pending
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はロジック集積回路の測定装置に関する。
従来の技術
従来、複数の入力端子を持つクロック同期式のロジック
集積回路の測定装置においては、信号源から被測定集積
回路素子（以下ＤＵＴと称する。）に対し、同軸線等を
介して所定のパルスパターンを有する入力信号を時間的
に正確に送り出し、被測定集積回路素子（以下ＤＵＴ）
の入力端子の直前でレベル変換等の必要な処理を行い、
これをＤＵＴの入力信号としていた。
集積回路の測定装置においては、信号源から被測定集積
回路素子（以下ＤＵＴと称する。）に対し、同軸線等を
介して所定のパルスパターンを有する入力信号を時間的
に正確に送り出し、被測定集積回路素子（以下ＤＵＴ）
の入力端子の直前でレベル変換等の必要な処理を行い、
これをＤＵＴの入力信号としていた。
ところが、この方法では、信号源から、ＤＵＴまでの信
号線の距離によって、信号の時間遅れが生じ、ＤＵＴの
複数の入力端子間で、信号に時間差が生じ、ＤＵＴが所
定の動作をしなくなるという不具合が生ずる。
号線の距離によって、信号の時間遅れが生じ、ＤＵＴの
複数の入力端子間で、信号に時間差が生じ、ＤＵＴが所
定の動作をしなくなるという不具合が生ずる。
即ち、クロック同期式のロジック集積回路を測定する際
に、複数個のＤＵＴを同時に測定しようとすると、送出
端でのパターン信号に比へ、受信端でのパターン信号に
は相当な波形の崩れが発生し、そのためＤＵＴの複数の
入力端子間でロジック信号に時間差が生じ、複数個のＤ
Ｕ Ｔ間で、その動作が異なって来る。その様子を、
第４図〜第６図を用いて説明する。
に、複数個のＤＵＴを同時に測定しようとすると、送出
端でのパターン信号に比へ、受信端でのパターン信号に
は相当な波形の崩れが発生し、そのためＤＵＴの複数の
入力端子間でロジック信号に時間差が生じ、複数個のＤ
Ｕ Ｔ間で、その動作が異なって来る。その様子を、
第４図〜第６図を用いて説明する。
第４図はＤＵＴへの各信号の接続状態を示す図、第５図
は正常な場合のタイムチャートを示している。ＣＫφは
、ＤＵＴのクロックであり、ＣＯ２Ｃ１，Ｃ２は、ＤＵ
Ｔ内部の動作タイミングを示している。ＣＯのタイミン
グで入力命令を読み取り、Ｃ１のタイミングで命令を解
読し、Ｃ２のタイミングでその結果を出力する。ＡＯ〜
Ａ３は、入力信号で、４本の入力端子を介してＯＵＴに
入力命令を与える。ＢＯ〜Ｂ２は出力信号で、ＤＵＴの
３本の出力端子からそれぞれ出力される。
は正常な場合のタイムチャートを示している。ＣＫφは
、ＤＵＴのクロックであり、ＣＯ２Ｃ１，Ｃ２は、ＤＵ
Ｔ内部の動作タイミングを示している。ＣＯのタイミン
グで入力命令を読み取り、Ｃ１のタイミングで命令を解
読し、Ｃ２のタイミングでその結果を出力する。ＡＯ〜
Ａ３は、入力信号で、４本の入力端子を介してＯＵＴに
入力命令を与える。ＢＯ〜Ｂ２は出力信号で、ＤＵＴの
３本の出力端子からそれぞれ出力される。
この例に於いては、入力信号ＡＯ，Ａ３が、共にＨであ
れば、出力信号ＢＯがＨとなり、入力信号Ａ１．Ａ２が
共にＨであれば、出力信号ＢＯがし、且つ出力信号Ｂ１
がＨとなる事を示している。即ち、入力信号ＡＯ，Ａ３
が共にＨの時は、ＤＵＴ内部タイミングであるＣＯの２
のタイミングでＤＵＴが入力命令を取り込み、ＤＵＴ内
部タイミングＣ１の２のタイミングでＤＵＴが入力命令
を解読し其の直後のＤＵＴの内部タイミングＣ２のＨの
タイミング１２で出力信号ＢＯをＨとする。同様に入力
信号Ａｌ、Ａ２が共にＨの時はＣφの５のタイミングで
ＤＵＴが入力命令を取り込み、ＤＵＴ内部タイミングＣ
１の５のタイミングでＤＵＴが入力命令を解読してその
直後の内部タイミングＣ２のＨのタイミング５で出力信
号ＢＯをり、ＢｌをＨとする。
れば、出力信号ＢＯがＨとなり、入力信号Ａ１．Ａ２が
共にＨであれば、出力信号ＢＯがし、且つ出力信号Ｂ１
がＨとなる事を示している。即ち、入力信号ＡＯ，Ａ３
が共にＨの時は、ＤＵＴ内部タイミングであるＣＯの２
のタイミングでＤＵＴが入力命令を取り込み、ＤＵＴ内
部タイミングＣ１の２のタイミングでＤＵＴが入力命令
を解読し其の直後のＤＵＴの内部タイミングＣ２のＨの
タイミング１２で出力信号ＢＯをＨとする。同様に入力
信号Ａｌ、Ａ２が共にＨの時はＣφの５のタイミングで
ＤＵＴが入力命令を取り込み、ＤＵＴ内部タイミングＣ
１の５のタイミングでＤＵＴが入力命令を解読してその
直後の内部タイミングＣ２のＨのタイミング５で出力信
号ＢＯをり、ＢｌをＨとする。
発明が解決しようとする問題点
ところで、信号源からある距離を持たせて、同軸線等を
介して複数個のＤＵＴを同時に動作させようとすると、
同軸線等の配線容量の為に波形筋れが生じ、誤動作が発
生することになる。その様子を第６図に示す。第６図で
は、入力信号ＡＯ〜Ａ３が、配線容量のために波形が崩
れている。このため入力信号ＡＯ，Ａ３は本来、Ｈであ
るにもかかわらず、実際にＤＵＴ側では、入力信号Ａ３
のＨのみを受けつけて、出力信号Ｂ２をＨとする命令と
誤って解読し、第５図の動作と全（違う動作をしてしま
う。即ち、入力信号ＡＯ〜Ａ３の波形の崩れが、命令取
り込みのタイミングと合わず誤動作をする。
介して複数個のＤＵＴを同時に動作させようとすると、
同軸線等の配線容量の為に波形筋れが生じ、誤動作が発
生することになる。その様子を第６図に示す。第６図で
は、入力信号ＡＯ〜Ａ３が、配線容量のために波形が崩
れている。このため入力信号ＡＯ，Ａ３は本来、Ｈであ
るにもかかわらず、実際にＤＵＴ側では、入力信号Ａ３
のＨのみを受けつけて、出力信号Ｂ２をＨとする命令と
誤って解読し、第５図の動作と全（違う動作をしてしま
う。即ち、入力信号ＡＯ〜Ａ３の波形の崩れが、命令取
り込みのタイミングと合わず誤動作をする。
このように、従来のロジック集積回路の測定装置では、
信号線の長さ、即ち、配線容量によって複数個のＤＵＴ
がそれぞれ、別々の動きをする事になり、測定をする上
で具合が悪い。
信号線の長さ、即ち、配線容量によって複数個のＤＵＴ
がそれぞれ、別々の動きをする事になり、測定をする上
で具合が悪い。
本発明は上記従来の問題点を解決するもので、複数のＤ
ＵＴが配線容量によって誤動作するのを確実に防ぐこと
ができるロジック集積回路の測定装置を提供することを
目的をする。
ＵＴが配線容量によって誤動作するのを確実に防ぐこと
ができるロジック集積回路の測定装置を提供することを
目的をする。
問題点を解決するための手段
この目的を達成するために、本発明は、ＤＵＴのクロッ
クに対して、任意の遅れ時間をもったラッチ信号を、入
力信号と並行して送出し、ＤＵＴの入力端子の直前で上
記ラッチ信号を使って入力信号を精度よく復元し、この
復元された信号を各ＤＵＴの入力端子に与えるようにし
たものである。
クに対して、任意の遅れ時間をもったラッチ信号を、入
力信号と並行して送出し、ＤＵＴの入力端子の直前で上
記ラッチ信号を使って入力信号を精度よく復元し、この
復元された信号を各ＤＵＴの入力端子に与えるようにし
たものである。
作用
この構成によって同軸線等の配線容量によって波形の崩
れが生じたとしても、ＤＵＴの入力端子直前で波形整形
された信号が、ＤＵＴの入力端子に与えられる為、各Ｄ
ＵＴが、誤動作するのを確実に防止することができる。
れが生じたとしても、ＤＵＴの入力端子直前で波形整形
された信号が、ＤＵＴの入力端子に与えられる為、各Ｄ
ＵＴが、誤動作するのを確実に防止することができる。
実施例
第１図〜第３図は本発明の一実施例を示すものであり、
第１図は、ブロック図を、第２図は第１図の動作のタイ
ミングチャートを、第３図はその時のＤＵＴの結線状態
を示す。第１図において、１はＣＫＯなるクロックを発
生するクロック発生装置であり、１／ｎの分局器２を通
してシフトレジスター３の入力端子りに接続されている
。一方、シフトレジスター３のシフトパルス入力端子Ｓ
Ｐへは、クロック発生装置１の出力ＣＫＯをそのまま与
えてシフトパルスとする。シフトレジスター３は、入力
端子りに与えられた信号を、シフトパルス入力端子ＳＰ
に与えられた信号でシフトし、出力端子５ｏ−８ｎへ出
力する。出力端子ＳＯ〜Ｓｎは、スイッチ４によって任
意に選択され、選択された端子の信号がラッチパルスＣ
ＫＤとしてフリップフロップＦＯ〜ＦｎのＣＫ端子に与
えられる。フリップフロップＦＯ−ＦｎのＤ端子に印加
される信号源（図示せず）からの入力信号ＡＯ−６＝ 〜Ａｎを、上記ラッチパルスＣＫＤでラッチし、出力端
子ＱＯ−Ｑｎから出力信号ＡｘＯ−Ａｘｎとして出力す
る。
第１図は、ブロック図を、第２図は第１図の動作のタイ
ミングチャートを、第３図はその時のＤＵＴの結線状態
を示す。第１図において、１はＣＫＯなるクロックを発
生するクロック発生装置であり、１／ｎの分局器２を通
してシフトレジスター３の入力端子りに接続されている
。一方、シフトレジスター３のシフトパルス入力端子Ｓ
Ｐへは、クロック発生装置１の出力ＣＫＯをそのまま与
えてシフトパルスとする。シフトレジスター３は、入力
端子りに与えられた信号を、シフトパルス入力端子ＳＰ
に与えられた信号でシフトし、出力端子５ｏ−８ｎへ出
力する。出力端子ＳＯ〜Ｓｎは、スイッチ４によって任
意に選択され、選択された端子の信号がラッチパルスＣ
ＫＤとしてフリップフロップＦＯ〜ＦｎのＣＫ端子に与
えられる。フリップフロップＦＯ−ＦｎのＤ端子に印加
される信号源（図示せず）からの入力信号ＡＯ−６＝ 〜Ａｎを、上記ラッチパルスＣＫＤでラッチし、出力端
子ＱＯ−Ｑｎから出力信号ＡｘＯ−Ａｘｎとして出力す
る。
第２図は、分周器りの分周比を２ （ｎ＝２）とし、ラ
ッチパルスＣＫＤとして、シフトレジスター３の出力端
子ＳＬ（クロック発生装置ｌがらのクロックＣＫＯの１
周期分遅れ）を選択した場合を図示したものである。
ッチパルスＣＫＤとして、シフトレジスター３の出力端
子ＳＬ（クロック発生装置ｌがらのクロックＣＫＯの１
周期分遅れ）を選択した場合を図示したものである。
第２図から明らかなように、入力信号ＡＯ−Ａ３の波形
崩れは、ラッチパルスＣＫＤのタイミングで、入力信号
ＡＯ−Ａ３１：１ｍ対し、ＣＫ（７） １ ／２周期遅
れてラッチされ、波形整形されてフリップフロップＦＯ
〜Ｆｎの出力からＡ ｘ Ｏ−Ａ ｘ ｎとして取り出
される。これらの出力信号ＡｘＯ−Ａｘｎは第３図に示
すようにＤＵＴの入力端子に加えられる。このため、命
令取込みタイミングが、ＤＵＴ内部タイミングＣＯの２
から３に遅れる事になるが、以後の動作は、すべてＤＵ
Ｔ内部タイミングＣＯの１サイクル分遅れて動作する為
、誤動作は発生しない。
崩れは、ラッチパルスＣＫＤのタイミングで、入力信号
ＡＯ−Ａ３１：１ｍ対し、ＣＫ（７） １ ／２周期遅
れてラッチされ、波形整形されてフリップフロップＦＯ
〜Ｆｎの出力からＡ ｘ Ｏ−Ａ ｘ ｎとして取り出
される。これらの出力信号ＡｘＯ−Ａｘｎは第３図に示
すようにＤＵＴの入力端子に加えられる。このため、命
令取込みタイミングが、ＤＵＴ内部タイミングＣＯの２
から３に遅れる事になるが、以後の動作は、すべてＤＵ
Ｔ内部タイミングＣＯの１サイクル分遅れて動作する為
、誤動作は発生しない。
即ち、ＤＵＴへの入力信号Ａｘｅ、Ａｘ３のＨ命令は、
ＤＵＴ内部タイミングＣＯの３のタイミングで取込まれ
、その直後の内部タイミングＣ２のＨのタイミング３で
ＤＵＴの出力信号ＢＯをＨとして出力する。同様にして
ＤＵＴへの入力信号Ａｘｌ、Ａｘ２のＨ命令は、ＤＵＴ
内部タイミングＣＯの６のタイミングで取込まれ、その
直後の内部タイミングＣ２のＨのタイミング６で、ＤＵ
Ｔの出力信号ＢＯをＬに、Ｂ１をＨとする。すなわち、
第２図の場合、第５図の場合に比べて、内部タイミング
ＣＯの１サイクル分遅れを除いて、同じ動作をしており
、誤動作を防ぐ事の出る事を示している。
ＤＵＴ内部タイミングＣＯの３のタイミングで取込まれ
、その直後の内部タイミングＣ２のＨのタイミング３で
ＤＵＴの出力信号ＢＯをＨとして出力する。同様にして
ＤＵＴへの入力信号Ａｘｌ、Ａｘ２のＨ命令は、ＤＵＴ
内部タイミングＣＯの６のタイミングで取込まれ、その
直後の内部タイミングＣ２のＨのタイミング６で、ＤＵ
Ｔの出力信号ＢＯをＬに、Ｂ１をＨとする。すなわち、
第２図の場合、第５図の場合に比べて、内部タイミング
ＣＯの１サイクル分遅れを除いて、同じ動作をしており
、誤動作を防ぐ事の出る事を示している。
なお、実施例では、クロック発生装置１、分周器２、シ
フトレジスター３で、ラッチ信号を出力する手段を構成
している。
フトレジスター３で、ラッチ信号を出力する手段を構成
している。
発明の効果
このように本発明では、ＤＵＴのクロックに対して、任
意の遅れ時間をもったラッチ信号を、入力信号と並行し
て送出し、これら信号を使って入力信号を精度よ（復元
し、それぞれのＤＵＴの入力に与えるため、配線容量に
よる波形の崩れを修正し、ＤＵＴの誤動作を除く事が出
来る。
意の遅れ時間をもったラッチ信号を、入力信号と並行し
て送出し、これら信号を使って入力信号を精度よ（復元
し、それぞれのＤＵＴの入力に与えるため、配線容量に
よる波形の崩れを修正し、ＤＵＴの誤動作を除く事が出
来る。
第１図は本発明の一実施例におけるロジック集積回路の
測定装置のブロック図、第２図は第１図の各部のタイミ
ングチャート、第３図は第１図の実施例におけるＤＵＴ
の結線状態を示す図、第４図は従来のＤＵＴの結線状態
を示す図、第５図。 第６図は従来の各部のタイミングチャート。 １・・・・・・クロック発生装置、２・・・・・・分周
器、３・・・シフトレジスター、４・・・・・・スイッ
チ、Ｆφ〜Ｆｎ・・・・・・フリップフロップ、ＤＵＴ
・・・・・・被測定集積回路素子。ＣＫφ・・・・・・
クロック、ＣＫ・・・・・・クロックの分周信号、Ａφ
〜Ａ３・・・・・・入力信号、Ａｘφ〜Ａｘ３・・・・
・・フリップフロップの出力信号（ＤＵＴの入力信号）
、Ｂφ〜Ｂ２・・・・・・出力信号、Ａφ〜Ａｎ・・・
・・・入力信号、Ｄ・・・・・・シフトレジスタ及びフ
リップフロップの入力、ＳＰ・・・・・・シフトパルス
入力端子、Ｓφ〜Ｓｎ・・・・・・シフトレジスタの出
力端子、ＣＫＤ・・・・・・ラッチパルス、ＱＯ−Ｑｎ
・・・・・・フリップ７０ツブの出力端子、ＡＸφ〜Ａ
ｘｎ・・・・・・フリップフロップの出力信号（ＤＵＴ
の入力信号）、ｎ・・・・・・分周比。 代理人の氏名 弁理士 中尾敏男 ばか１名 ｌＯ− ＣにＦ−ｍ−グロック Ｃバーーーグロッグの分用侶ち ｃｙ５〜（：’２−ＤｔＪＴの動作タイミング゛第２図 β２ Ｃバーーークロッグ ＡＸｆ −ＡＸ３−ｍ−人力０１号 Ｂ戸〜Ｂ２−−−１カ椙乃 第３図 第５図 Ｂ？ 第６図
測定装置のブロック図、第２図は第１図の各部のタイミ
ングチャート、第３図は第１図の実施例におけるＤＵＴ
の結線状態を示す図、第４図は従来のＤＵＴの結線状態
を示す図、第５図。 第６図は従来の各部のタイミングチャート。 １・・・・・・クロック発生装置、２・・・・・・分周
器、３・・・シフトレジスター、４・・・・・・スイッ
チ、Ｆφ〜Ｆｎ・・・・・・フリップフロップ、ＤＵＴ
・・・・・・被測定集積回路素子。ＣＫφ・・・・・・
クロック、ＣＫ・・・・・・クロックの分周信号、Ａφ
〜Ａ３・・・・・・入力信号、Ａｘφ〜Ａｘ３・・・・
・・フリップフロップの出力信号（ＤＵＴの入力信号）
、Ｂφ〜Ｂ２・・・・・・出力信号、Ａφ〜Ａｎ・・・
・・・入力信号、Ｄ・・・・・・シフトレジスタ及びフ
リップフロップの入力、ＳＰ・・・・・・シフトパルス
入力端子、Ｓφ〜Ｓｎ・・・・・・シフトレジスタの出
力端子、ＣＫＤ・・・・・・ラッチパルス、ＱＯ−Ｑｎ
・・・・・・フリップ７０ツブの出力端子、ＡＸφ〜Ａ
ｘｎ・・・・・・フリップフロップの出力信号（ＤＵＴ
の入力信号）、ｎ・・・・・・分周比。 代理人の氏名 弁理士 中尾敏男 ばか１名 ｌＯ− ＣにＦ−ｍ−グロック Ｃバーーーグロッグの分用侶ち ｃｙ５〜（：’２−ＤｔＪＴの動作タイミング゛第２図 β２ Ｃバーーークロッグ ＡＸｆ −ＡＸ３−ｍ−人力０１号 Ｂ戸〜Ｂ２−−−１カ椙乃 第３図 第５図 Ｂ？ 第６図
Claims (1)
- クロック同期式の被測定ロジック集積回路の複数の入力
端子に供給する複数の入力信号を送出する信号源と、上
記被測定ロジック集積回路のクロックに対して所定時間
遅延したラッチ信号を出力する手段と、上記ラッチ信号
で上記複数の入力信号をラッチし、上記複数の入力信号
を波形整形して上記被測定ロジック集積回路の入力端子
に印加する手段とを備えたロジック集積回路の測定装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140689A JPS62297766A (ja) | 1986-06-17 | 1986-06-17 | ロジツク集積回路の測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140689A JPS62297766A (ja) | 1986-06-17 | 1986-06-17 | ロジツク集積回路の測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62297766A true JPS62297766A (ja) | 1987-12-24 |
Family
ID=15274465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140689A Pending JPS62297766A (ja) | 1986-06-17 | 1986-06-17 | ロジツク集積回路の測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62297766A (ja) |
-
1986
- 1986-06-17 JP JP61140689A patent/JPS62297766A/ja active Pending
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