JPS62298861A - バスロツク制御方式 - Google Patents
バスロツク制御方式Info
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- JPS62298861A JPS62298861A JP14258286A JP14258286A JPS62298861A JP S62298861 A JPS62298861 A JP S62298861A JP 14258286 A JP14258286 A JP 14258286A JP 14258286 A JP14258286 A JP 14258286A JP S62298861 A JPS62298861 A JP S62298861A
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- bus
- lock
- signal
- bus request
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
本発明は、バス要求にレベルを設け、ロック期間中に出
力された入出力制御アダプタおよびプロセッサのバス要
求を許可するか否かを指定する手段を設けたもので、許
可指定されたバス要求の禁止（ロック）を解除し、デー
タ転送中を表すデータストローブ信号がオフのとき、許
可するものである。
力された入出力制御アダプタおよびプロセッサのバス要
求を許可するか否かを指定する手段を設けたもので、許
可指定されたバス要求の禁止（ロック）を解除し、デー
タ転送中を表すデータストローブ信号がオフのとき、許
可するものである。
本発明は、マルチプロセッサシステムにおけるバスロッ
ク制御方式の改良に関する。
ク制御方式の改良に関する。
マルチプロセッサシステムにおいて、共通メモリの所定
領域をアクセスしている間、他プロセソサからのアクセ
スを禁止するため、ロック信号を出力してバス使用を禁
止するハスロック制御が行われる。
領域をアクセスしている間、他プロセソサからのアクセ
スを禁止するため、ロック信号を出力してバス使用を禁
止するハスロック制御が行われる。
しかし、バスロック期間が数命令におよぶ場合には、バ
スが空状態になることがあり、バスの使用効率が低下す
るという問題点がある。
スが空状態になることがあり、バスの使用効率が低下す
るという問題点がある。
特に、ダイレクトメモリアクセス（以下Ｄ Ｍ Ａ）で
データ転送を行う入出力制御アダプタは、上記ロック領
域をアクセスしないにもかかわらず、同様にハス使用が
禁止されており、ＤＭＡの性能が低下するという問題点
がある。
データ転送を行う入出力制御アダプタは、上記ロック領
域をアクセスしないにもかかわらず、同様にハス使用が
禁止されており、ＤＭＡの性能が低下するという問題点
がある。
このことは、機能的に競合しない他プロセツサについて
も同様であって、上記問題点を改善したハス［１ツク制
御力式が求められている。
も同様であって、上記問題点を改善したハス［１ツク制
御力式が求められている。
第３図（ａｌはマルチプロセッサシステムのブロック図
、第３図ｆｂ）はバッファ獲得動作フローチャート図、
第３図（Ｃ１はバッファ獲得動作タイムチャート図、第
３図１ｄｌは従来のバスアービタブロック図である。
、第３図ｆｂ）はバッファ獲得動作フローチャート図、
第３図（Ｃ１はバッファ獲得動作タイムチャート図、第
３図１ｄｌは従来のバスアービタブロック図である。
第３図（ａｌは、それぞれローカルメモリ４および５を
備える２組のプロセッサユニットｃｐｕｏおよびＣＰＵ
Ｉがバス１００を介して共通メモリ３を共有するととも
に、ＤＭＡでデータ転送を行う入出力制御アダプタ（１
０制御アダプタ）２を備えるマルチプロセッサシステム
であって、ＣＰＵ０にはバス調停部（以下バスアービタ
と称する）７を備えたものである。
備える２組のプロセッサユニットｃｐｕｏおよびＣＰＵ
Ｉがバス１００を介して共通メモリ３を共有するととも
に、ＤＭＡでデータ転送を行う入出力制御アダプタ（１
０制御アダプタ）２を備えるマルチプロセッサシステム
であって、ＣＰＵ０にはバス調停部（以下バスアービタ
と称する）７を備えたものである。
以下、上記システムを例にバスロック制御の１例を説明
する。
する。
いま、共通メモリ３内のバッファＡ、Ｂ、Ｃを共有する
場合、ｃｐｕｏまたはＣＰＵＩがこれらのバ・７フアを
獲得するための処理期間中、他ＣＰＵからの妨害を防止
するため、バスロック制御が行われる。即ち、 バッファＡ−Ｃの空バッファは使用許可類にチェイン（
連係）されており、キューターミナル６には、その配列
の先頭バッファＡの先頭アドレスａを格納するヘッド部
ＨＤと最終待ちのバッファＣの先頭アドレスＣを格納す
るテイル部ＴＬとを備え、また各バッファＡ−Ｃの先頭
アドレスには次にチェインするバッファの先頭アドレス
がセントされ、最終バッファＣには“０パが記入されて
いる。
場合、ｃｐｕｏまたはＣＰＵＩがこれらのバ・７フアを
獲得するための処理期間中、他ＣＰＵからの妨害を防止
するため、バスロック制御が行われる。即ち、 バッファＡ−Ｃの空バッファは使用許可類にチェイン（
連係）されており、キューターミナル６には、その配列
の先頭バッファＡの先頭アドレスａを格納するヘッド部
ＨＤと最終待ちのバッファＣの先頭アドレスＣを格納す
るテイル部ＴＬとを備え、また各バッファＡ−Ｃの先頭
アドレスには次にチェインするバッファの先頭アドレス
がセントされ、最終バッファＣには“０パが記入されて
いる。
このため、ＣＰＵ０がバッファを使用するときは、ヘッ
ド部ＨＤが指定するバッファＡを獲得するとともに、キ
ューターミナル６を更新しなければならない。
ド部ＨＤが指定するバッファＡを獲得するとともに、キ
ューターミナル６を更新しなければならない。
第３図（ｂ）は、上記動作フローを示したもので、（１
）バッファＡ獲得のためにヘッド部ＨＤの読取り （リ
ード）、 （２）次に先頭となるバッファＢのアドレスをヘッド部
ＨＤに記入するため、バッファＡの先頭アドレスをリー
ド、 （３） その内容をヘッド部ＨＤに書込み（ライト）
、の動作が行われる。
）バッファＡ獲得のためにヘッド部ＨＤの読取り （リ
ード）、 （２）次に先頭となるバッファＢのアドレスをヘッド部
ＨＤに記入するため、バッファＡの先頭アドレスをリー
ド、 （３） その内容をヘッド部ＨＤに書込み（ライト）
、の動作が行われる。
従って９例えば上記（１１，（２＋のアクセス中にＣＰ
Ｕ１がバッファの獲得動作を行えば、ヘッド部ＨＤは更
新されておらず、ＣＰＵ０と同じバッファＡを獲得する
ことになる。
Ｕ１がバッファの獲得動作を行えば、ヘッド部ＨＤは更
新されておらず、ＣＰＵ０と同じバッファＡを獲得する
ことになる。
第３図（ｄｉは、ハスアービタ７の１例であって、例え
ばＣＰＵ０が共通メモリ３をアクセスするためバス要求
信号ＣＰＵＲＱＯを出力したとき、バス上にロック信号
が出力されていなければバス許可信号ＣＰＵＧＲＯが返
送され、ＣＰＵ０はバスを獲得してロック信号ＬＯＣＫ
Ｏを出力する。
ばＣＰＵ０が共通メモリ３をアクセスするためバス要求
信号ＣＰＵＲＱＯを出力したとき、バス上にロック信号
が出力されていなければバス許可信号ＣＰＵＧＲＯが返
送され、ＣＰＵ０はバスを獲得してロック信号ＬＯＣＫ
Ｏを出力する。
これにより、他のＣＰＵ、ＩＯ制御アダプタのバス要求
信号は禁止ゲート１０〜１２により禁止される。
信号は禁止ゲート１０〜１２により禁止される。
第３図（Ｃ１に示すように、ハスロック期間中に上記（
ＩＬ （２＋、 （３）の命令が実行されてデータが転
送されるが、それぞれのデータ転送の後、内部処理を行
う期間（ＴｌおよびＴ２）、バスが空状態となる。
ＩＬ （２＋、 （３）の命令が実行されてデータが転
送されるが、それぞれのデータ転送の後、内部処理を行
う期間（ＴｌおよびＴ２）、バスが空状態となる。
このため、メモリ８をアクセスする入出力制御アダプタ
（ＩＯ制御アダプタ）２とか、機能的に競合せず共通メ
モリ３をアクセスしない他プロセソサが、バスロック期
間中にバスの使用を禁止されることは、データ転送効率
が低下するという問題点があった。
（ＩＯ制御アダプタ）２とか、機能的に競合せず共通メ
モリ３をアクセスしない他プロセソサが、バスロック期
間中にバスの使用を禁止されることは、データ転送効率
が低下するという問題点があった。
本発明は上記問題点を解消するバスロック制御方式を提
供することを目的とするものである。
供することを目的とするものである。
上記目的のため、本発明のハスロック制御方式は、第１
図原理説明図に示すように、 優先順位を表すレベルをそれぞれのバス要求に対応して
設定するとともに、禁止期間中に出力された所定レベル
のバス要求を許可することを指定する指定手段（２６）
と、 データ転送中を表すデータストローブ信号を禁１Ｌ期間
中に出力する手段を該プロセッサに設け、該データスト
ローブ信号がオフのとき前記指定手段で指定されたバス
要求を許可する調停手段（２７）と ′ を設け、禁止期間中に出力された所定レベルのハス
要求を該指定手段に基づいて許可するものである。
図原理説明図に示すように、 優先順位を表すレベルをそれぞれのバス要求に対応して
設定するとともに、禁止期間中に出力された所定レベル
のバス要求を許可することを指定する指定手段（２６）
と、 データ転送中を表すデータストローブ信号を禁１Ｌ期間
中に出力する手段を該プロセッサに設け、該データスト
ローブ信号がオフのとき前記指定手段で指定されたバス
要求を許可する調停手段（２７）と ′ を設け、禁止期間中に出力された所定レベルのハス
要求を該指定手段に基づいて許可するものである。
バス要求にレベルを設け、そのレベルに基づいてロック
期間中に出力されたバス要求を許可するか否かを指定す
る。
期間中に出力されたバス要求を許可するか否かを指定す
る。
ロック信号を出力するプロセッサにはデータ転送中を表
すデータストローブ信号を出力する手段を設け、前記指
定手段により許可指定されたハス要求は、ハスストロー
ブ信号がオフのとき使用を許可される。
すデータストローブ信号を出力する手段を設け、前記指
定手段により許可指定されたハス要求は、ハスストロー
ブ信号がオフのとき使用を許可される。
以上のごとく、共通メモリをアクセスしないバス要求に
対しては、指定手段によってロック期間中でもバス使用
を許可してデータ転送せしめるもので、バスの使用効率
が改善するとともに、ＤＭＡの性能低下が防止できる。
対しては、指定手段によってロック期間中でもバス使用
を許可してデータ転送せしめるもので、バスの使用効率
が改善するとともに、ＤＭＡの性能低下が防止できる。
本発明の実施例を第２図を参照しつつ説明する。
本実施例は２組のプロセッサＣＰＵ０．ＣＰＵ１および
１組の１０制御アダプタで構成されるマルチプロセッサ
システムの例を示したもので、第２図ｆａ）は実施例の
マルチプロセソサシステムブロソク図、第２図（ｂｌは
実施例のバスアービタブロソ第２図（ａ）において、 ９は、ＣＰＵ０に設けられたバスアービタであって、Ｃ
ＰＵ０またはＣＰＵＩのロック期間中、ＩＯ制御アダプ
タ２の割込みを許可し、ＣＰＵ０およびＣＰＵＩは互い
にバス使用を禁止するように構成されたものである。
１組の１０制御アダプタで構成されるマルチプロセッサ
システムの例を示したもので、第２図ｆａ）は実施例の
マルチプロセソサシステムブロソク図、第２図（ｂｌは
実施例のバスアービタブロソ第２図（ａ）において、 ９は、ＣＰＵ０に設けられたバスアービタであって、Ｃ
ＰＵ０またはＣＰＵＩのロック期間中、ＩＯ制御アダプ
タ２の割込みを許可し、ＣＰＵ０およびＣＰＵＩは互い
にバス使用を禁止するように構成されたものである。
バス要求のレベル（ＤＭＡレベル）として、レベルＯ〜
レベル２を設けるとともに、 レベル０ １０制御アダプタ２ レベルＩ ＣＰＵ０ レベル２ ＣＰＵＩ に割り付け、このＤＭＡレベルに対応して、第２図（ｂ
ｌに示すように、バスアービタ９に３ビツトで構成され
る設定レジスター５を設ける。
レベル２を設けるとともに、 レベル０ １０制御アダプタ２ レベルＩ ＣＰＵ０ レベル２ ＣＰＵＩ に割り付け、このＤＭＡレベルに対応して、第２図（ｂ
ｌに示すように、バスアービタ９に３ビツトで構成され
る設定レジスター５を設ける。
第２図（ｂｌにおいて、ロック信号Ｌ Ｏ（、にはＣＰ
Ｕ０およびＣＰＵＩが出力したロック信号を論理和した
もので、このロック信号ＬＯＣＫに対して割込みを許可
する場合は、そのバス要求に対応する設定レジスタ１５
のビットにデータｕＯ”が、禁止する場合はデータ“１
”がＣＰＵ０により書込まれる。
Ｕ０およびＣＰＵＩが出力したロック信号を論理和した
もので、このロック信号ＬＯＣＫに対して割込みを許可
する場合は、そのバス要求に対応する設定レジスタ１５
のビットにデータｕＯ”が、禁止する場合はデータ“１
”がＣＰＵ０により書込まれる。
ゲート１６〜１８は、前記設定レジスタ１５のデータに
基づき、ロック信号ＬＯＣＫを有効／無効とするもので
、設定レジスタ１５に“０”が書込るれた場合は、ロッ
ク信号ＬＯＣＫを無効とし、その無効出力（１”）、且
つデータストローブ信号ＤＳがオフ（“１”）のとき、
ゲート１９〜２１によって、割込み許可信号（“１”）
が禁止ゲー）１０〜１２に入力される。
基づき、ロック信号ＬＯＣＫを有効／無効とするもので
、設定レジスタ１５に“０”が書込るれた場合は、ロッ
ク信号ＬＯＣＫを無効とし、その無効出力（１”）、且
つデータストローブ信号ＤＳがオフ（“１”）のとき、
ゲート１９〜２１によって、割込み許可信号（“１”）
が禁止ゲー）１０〜１２に入力される。
従って、１０制御アダプタ２に対しては、設定レジスタ
１５の対応するビットに０”が書込まれ、データストロ
ーブＤＳがオフのときロックが解除されて、バス要求１
０ＲＱがプライオリティエンコーダ１３に入力される。
１５の対応するビットに０”が書込まれ、データストロ
ーブＤＳがオフのときロックが解除されて、バス要求１
０ＲＱがプライオリティエンコーダ１３に入力される。
第２図（Ｃ）は、各ＣＰＵにおけるロック信号およびデ
ータストローブ信号出力回路例を示したもので、符号は
ＣＰＵ０の場合を示している。
ータストローブ信号出力回路例を示したもので、符号は
ＣＰＵ０の場合を示している。
以下、第２図（Ｃ）、第２図（ｄｌを参照しつつ動作を
フリップフロップＦＦ２２がセットされ、ハス要求信号
ＣＰＵＲＱＯが出力される。〔第２図（ｄｌの■〕 他ＣＰＵのロック信号が出力されていない場合は、この
ＣＰＵＲＱＯにより、バスアービタ９がるロック指令が
ＦＦ２３にセントされ、ロック信号ＬＯＧＫＯが出力さ
れる。
フリップフロップＦＦ２２がセットされ、ハス要求信号
ＣＰＵＲＱＯが出力される。〔第２図（ｄｌの■〕 他ＣＰＵのロック信号が出力されていない場合は、この
ＣＰＵＲＱＯにより、バスアービタ９がるロック指令が
ＦＦ２３にセントされ、ロック信号ＬＯＧＫＯが出力さ
れる。
これにより、ＣＰＵ０のデータ転送が開始される。〔第
２図＋ｄｌの■〕 データストローブ信号発生回路２８は、ロック期間にお
いてもデータ転送中を表すデータストローブ信号ＤＳを
発生するように構成したもので、ＦＦ２４は、ＬＯＣＫ
Ｏが出力されたとき、またはバス許可信号ＣＰ ＵＧＲ
Ｏが返送されたときセントされ、データ転送に対する応
答信号５ＥＲＶＯによりリセットされるもので、この間
データストローブ信号ＤＳＯが出力される。。
２図＋ｄｌの■〕 データストローブ信号発生回路２８は、ロック期間にお
いてもデータ転送中を表すデータストローブ信号ＤＳを
発生するように構成したもので、ＦＦ２４は、ＬＯＣＫ
Ｏが出力されたとき、またはバス許可信号ＣＰ ＵＧＲ
Ｏが返送されたときセントされ、データ転送に対する応
答信号５ＥＲＶＯによりリセットされるもので、この間
データストローブ信号ＤＳＯが出力される。。
上記ロック期間中に、■０制御アダプタ２がバス要求信
号１０ＲＱを出力すると、バスアービタ９では、前述し
たように、ゲート１６によってロックが解除され、デー
タストローブ信号ＤＳ（ＤＳＯ＋ＤＳ１）がオフになる
と、ゲート１０を通じてプライオリティエンコーダ１３
に入力されてバス使用が許可される。〔第２図（ｄ）の
■〕なお、図示しないが、ＩＯ制御アダプタ２のデータ
転送が終了すると、ＩＯ制御アダプタ２のバス要求が出
力されていないこと、およびデータ転送が行われていな
いことが確認されてＣＰＵ０のデータ転送が許可され、
次のデータ転送を開始する。〔第２図（ｄ）■〕 また、ＣＰＵＩへのバス許可信号ＣＰＵＧＲＩはロック
信号ＬＯＣＫがオフのとき出力される。
号１０ＲＱを出力すると、バスアービタ９では、前述し
たように、ゲート１６によってロックが解除され、デー
タストローブ信号ＤＳ（ＤＳＯ＋ＤＳ１）がオフになる
と、ゲート１０を通じてプライオリティエンコーダ１３
に入力されてバス使用が許可される。〔第２図（ｄ）の
■〕なお、図示しないが、ＩＯ制御アダプタ２のデータ
転送が終了すると、ＩＯ制御アダプタ２のバス要求が出
力されていないこと、およびデータ転送が行われていな
いことが確認されてＣＰＵ０のデータ転送が許可され、
次のデータ転送を開始する。〔第２図（ｄ）■〕 また、ＣＰＵＩへのバス許可信号ＣＰＵＧＲＩはロック
信号ＬＯＣＫがオフのとき出力される。
〔第２図（ｄｉ■〕
なお、ＣＰＵＩも第２図（Ｃ１と同一構成がなされ、ま
たバスアービタ９ではプラオリテイエンコーダ１３によ
り優先順位にバス要求を許可している。
たバスアービタ９ではプラオリテイエンコーダ１３によ
り優先順位にバス要求を許可している。
以上により、ＩＯ制御アダプタ２に対するバスロックは
設定レジスタ１５に設定した許可指定によって解除され
、ロック期間中においてもデータ転送が停止したときに
バス要求が許可されることになる。
設定レジスタ１５に設定した許可指定によって解除され
、ロック期間中においてもデータ転送が停止したときに
バス要求が許可されることになる。
なお、ＣＰＵＩが共通バスをアクセスせず、且つＤＭＡ
要求レベルが高いものであれば、上記ＩＯ制御アダプタ
と同様に扱うことができる。
要求レベルが高いものであれば、上記ＩＯ制御アダプタ
と同様に扱うことができる。
本発明は、バス要求のレベルを設定し、口・ツク信号が
出力された期間中のバス使用許可を指定するものである
から、ＤＭＡ性能低下を防止する効果は極めて大きい。
出力された期間中のバス使用許可を指定するものである
から、ＤＭＡ性能低下を防止する効果は極めて大きい。
第１図は本発明の原理説明図、
第２図（ａ）は実施例のマルチプロセラサシステ１１ブ
ロツク図、 第２図（ｂ）は実施例のバスアービタブロック図、第３
図＋８）はマルチプロセッサシステムブロック図、 第３図（ｂｌはバッファ獲得動作フローチャート図、第
３図（Ｃ１はバッファ獲得動作タイムチャート図、第３
図（ｄ）は従来のバスアービタブロック図、である。図
中、 ０、ｌはプロセッサユニットＣＰＵ。 ２はＩＯ制御アダプタ、 ３は共通メモリ、４．５はロ
ーカルメモリ、 ６はキューターミナル、 ７はバスアービタ、８はメモ
リ、 ９は本発明のバスアービタ、 １０〜１２は禁止ゲート、 １３はプライオリティエンコーダ、 ２２〜２４はフリップフロップＦＦ。 ２５はゲート、 ２８はバスストローブ信号発生回路、 である。
ロツク図、 第２図（ｂ）は実施例のバスアービタブロック図、第３
図＋８）はマルチプロセッサシステムブロック図、 第３図（ｂｌはバッファ獲得動作フローチャート図、第
３図（Ｃ１はバッファ獲得動作タイムチャート図、第３
図（ｄ）は従来のバスアービタブロック図、である。図
中、 ０、ｌはプロセッサユニットＣＰＵ。 ２はＩＯ制御アダプタ、 ３は共通メモリ、４．５はロ
ーカルメモリ、 ６はキューターミナル、 ７はバスアービタ、８はメモ
リ、 ９は本発明のバスアービタ、 １０〜１２は禁止ゲート、 １３はプライオリティエンコーダ、 ２２〜２４はフリップフロップＦＦ。 ２５はゲート、 ２８はバスストローブ信号発生回路、 である。
Claims (1)
- 【特許請求の範囲】 それぞれバス要求を出力してダイレクトメモリアクセス
によりデータ転送を行う複数の入出力制御アダプタとプ
ロセッサとを備えるマルチプロセッサシステムにおいて
、 プロセッサがメモリの所定領域をアクセスするとき、禁
止信号を出力して該領域へのアクセスを禁止するバスロ
ック制御方式であって、 優先順位を表すレベルをそれぞれのバス要求に対応して
設定するとともに、禁止期間中に出力された所定レベル
のバス要求を許可することを指定する指定手段（２６）
と、 データ転送中を表すデータストローブ信号を禁止期間中
に出力する手段を該プロセッサに設け、該データストロ
ーブ信号がオフのとき前記指定手段で指定されたバス要
求を許可する調停手段（２７）と を設け、禁止期間中に出力された所定レベルのバス要求
を該指定手段に基づいて許可することを特徴とするバス
ロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14258286A JPS62298861A (ja) | 1986-06-18 | 1986-06-18 | バスロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14258286A JPS62298861A (ja) | 1986-06-18 | 1986-06-18 | バスロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298861A true JPS62298861A (ja) | 1987-12-25 |
Family
ID=15318657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14258286A Pending JPS62298861A (ja) | 1986-06-18 | 1986-06-18 | バスロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298861A (ja) |
-
1986
- 1986-06-18 JP JP14258286A patent/JPS62298861A/ja active Pending
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