JPS6229905B2 - - Google Patents

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JPS6229905B2
JPS6229905B2 JP56142911A JP14291181A JPS6229905B2 JP S6229905 B2 JPS6229905 B2 JP S6229905B2 JP 56142911 A JP56142911 A JP 56142911A JP 14291181 A JP14291181 A JP 14291181A JP S6229905 B2 JPS6229905 B2 JP S6229905B2
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substrate
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insulator
sio
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  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特に絶
縁物埋め込み層の形成方法に関する。
半導体集積回路がLSIから超LSIと集積度も集
積密度も大きくなるにつれ、集積されるデバイス
の寸法はますます微細化される。特に、半導体素
子の絶縁分離においては、所謂選択酸化があり、
これは配線の容易さ、セルフアラインが使用でき
る等の特徴を有している。しかしながら、この選
択酸化では、第１図に示すようにシリコン（Si）
半導体基板１に対して窒化シリコン（Si3N4）マス
ク膜２を介して厚い酸化膜（SiO2膜）３を熱酸
化で成長させる時に、Si3N4マスク膜２の下部へ
酸化膜３が横方向にくい込む所謂バーズ・ビーク
（Bird′s beak）Ａによる寸法精度の低下が起こ
る。また、シリコン｛Si）が二酸化シリコン
（SiO2）に変換するとき体積が膨張するため膨張
が妨げられるSi基板１のＢの部分には応力がかか
り歪みが発生し、該部分に素子を形成したとき素
子特性の劣化が生じるという問題がある。更に、
該Si3N4マスク膜２を除去する際、完全に除去す
ることが困難であるため、後の製造工程で残留
Si3N4が後の酸化工程でのマスクとして働くとい
う欠点がある。
上記問題の解決策として従来、絶縁物を気相成
長によつて埋め込む方法が知られている。第２図
は気相成長によつて絶縁物を埋め込む方法の簡単
な製造工程及び問題点を示た図である。絶縁物を
埋め込むための溝が形成された基板４上に溝を埋
め込むように絶縁物層５を気相成長させ、更に、
表面を平坦化するようにレジスト層６を塗布する
（第２図ａ）。次に、絶縁物層５とレジスト層６を
膜質にかかわらずエツチング速度が等しいドライ
エツチング法を用いてエツチングすると、第２図
ｂのように表面が平坦な絶縁物層５が埋め込まれ
るが素子を形成すべき基板表面にはドライエツチ
ングのイオンによる損傷Ｃを受け、素子特性が劣
化する。
また、ウエツトエツチングを用いる場合は、絶
縁物層５凹部にレジスト層６が残るようにドライ
エツチングした後（第２図Ｃ）、該残留レジスト
層６をマスクの絶縁物層５をウエツトエツチング
するが、絶縁物層５を気相成長させる際、絶縁物
埋め込み用の溝の底部が角になつているため第２
図ａの破線で示した部分は絶縁物の密度が小さく
なり、ウエツトエツチングを用いると該部分での
エツチング速度が速くなる。従つて、絶縁物埋め
込み領域が形成された後の基板表面は第２図ｄの
ように埋め込み層表面に窪みＤが発生し、基板表
面が平坦とならないという問題がある。この窪み
の発生を防止するために絶縁物層５の密度が均一
になるように絶縁物を気相成長させた後、熱処理
を行なうことが知られているが、基板材料と絶縁
物の膨張率の違いから基板中に形成された溝の角
の部分に多方向から応力が集中し、第２図ｅに示
すように基板角の部分E1，E2に歪みが生じる。
特に、基板表面での歪みE1は素子特性に悪影響
を与える。尚、ドライエツチングの場合において
もその後の熱酸化やイオン注入のアニール等の熱
処理工程において、気相成長した絶縁物層の密度
の変化に伴なう応力を基板が受ける。
本発明の目的は、絶縁物を基板の凹部に埋め込
む際、絶縁物層の熱処理時における応力による基
板表面角の歪みE1の発生を防ぐと共に歪みE2を
緩和し、且つドライエツチングを用いる場合に生
じるイオンによる基板表面の損傷を防止すること
にある。
本発明によれば、かかる目的を達成するため
に、少なくとも絶縁分離領域となる領域以外の半
導体基板表面に、熱応力吸収層を設け、前記素子
分離領域となる領域に溝を形成し、該溝内に絶縁
物を充填し、該絶縁物を熱処理する工程を有する
半導体装置の製造方法が提供される。第３図は本
発明を用いた半導体装置の断面図である。基板６
上の絶縁物埋め込み層以外の領域に膜７を設ける
ことによつて、絶縁物層７の熱処理時における基
板角に発生する歪みF1，F2特に基板表面の歪み
F1が膜８中に発生する。また、ドライエツチン
グを用いた場合においても該膜８表面でイオンに
よる損傷Ｇを受ける。従つて、基板の素子形成領
域に直接歪み或いは損傷を受けることがないた
め、素子特性に影響を与えることはない。また、
基板表面角に発生する歪みを防止することによ
り、基板内部の歪みF2に縦方向の応力がかかる
のを防ぐことができるため、歪みF2の発生を緩
和することができる。尚、膜質としては熱処理温
度で化学的に安定で且つ応力を吸収しうるもので
ある必要がある。
以下、本発明の一実施例を説明することにす
る。第４図は本発明の一実施例の製造工程を示し
た半導体装置の断面図である。Si基板９上に熱酸
化によつて膜厚500Åの二酸化シリコン（SiO2）
膜１０を形成する。この実施例では歪み及び損傷
を吸収する膜としてポリシリコンを用いているた
め、基板と該膜の材料が同一となり、該膜を除去
しずらいということもあつて間にSiO2膜１０を
形成した。該SiO2膜１０上にポリシリコン膜１
１を膜厚が1000Åになるように形成する。尚、こ
こでは歪み及び損傷を吸収する膜としてポリシリ
コンを用いたがSiO2の熱処理温度で化学的に安
定で、且つ応力を吸収しうる物質として、例えば
900〜1100℃の熱処理温度ではモリブデンシリサ
イド（MoSi2）、タングステンシリサイド
（WSi2）、チタンシリサイド（TiSi2）、タンタル
シリサイド（TaSi2）等が有効である。またかか
る歪み及び損傷を吸収する膜の厚さは、歪及び損
傷の吸収性、電気抵抗等から500〔Å〕以上とさ
れることが好ましい。ポリシリコン膜１１上に更
に絶縁物埋め込み領域がパターニングされたレジ
スト層１２を形成する（第４図ａ）。次に該レジ
スト層１２をマスクとして平行平板形リアクテイ
ブイオンエツチング法を用いて５％の酸素
（O2）を含んだフツ化炭素（CF4）ガスをガス圧５
×10-3TOrrにして、エツチング速度200Å／min
でポリシリコン膜１１表面から800Åの深さの溝
を形成し、該レジスト層１２を除去した後、減圧
気相成長法により基板表面全面に厚さ8000Åの
SiO2層１３を形成し、該SiO2層１３の密度を均
一にするために窒素（N2）雰囲気中で1000℃、20
分間熱処理する。このとき基板表面角に発生する
歪みはポリシリコン膜１１中に吸収される。次い
で基板表面を平坦化するために樹脂、例えば商品
名AZ1350Jを塗布し、樹脂層１４を形成する（第
４図ｂ）。アルゴン（Ar）ガスを７×10-4Torrに
減圧し、500Å／minのエツチング速度でポリシ
リコン膜１１表面が露出するまでドライエツチン
グする（第４図ｃ）。このとき、ドライエツチン
グによる絶縁物埋め込み領域以外の基板表面の損
傷はポリシリコン膜１１内に吸収される。更に、
フツ化メタン（CHF3）ガスを0.05Torrに減圧
し、800Å／minのエツチング速度でSiO2膜１０
表面の深さまで、気相成長させたSiO2層１３の
みを選択的にドライエツチングする（第４図
ｄ）。しかる後、プラズマエツチング法を用い
て、５％のO2を含んだCF4ガスを1Torrに減圧
し、500Å／minのエツチング速度でポリシリコ
ン膜１１を除去し、フツ化水素（HF）溶液で
SiO2を基板表面が露出するまでエツチングする
と、基板中にSiO2層１３が埋め込まれる（第４
図ｅ）。
本発明の一実施例によれば、気相成長させた
SiO2層１３を熱処理するときに生じる基板９表
面角の歪み及びドライエツチングの際の基板表面
の損傷をポリシリコン膜１１が吸収するため、素
子特性の劣化を生じることはない。
第５図は本発明の他の実施例を示すもので、前
記一実施例の応用例である。第４図ｃまでは同じ
工程を通り、次にポリシリコン膜１１及びSiO2
層１３上にモリブデンシリサイドから成る膜１５
を厚さ300Å形成し、更に該モリブデンシリサイ
ド膜１５上にゲート電極及び配線をパターニング
したレジスト層１６を形成する（第５図ａ）。該
レジスト層１６をマスクとして、５％の酸素を含
んだCF4ガスを５×10-3Torrに減圧し、200Å／
minのエツチング速度でドライエツチングする
と、Sin2がエツチングのストツパーの役目を果
し、ゲート電極と金属配線が同一のマスクで形成
できるという効果がある（第５図ｂ）。その後
は、通常の工程で、ソース，ドレイン１７，層間
絶縁層１８、上層配線１９を形成することにより
MOS・ICを製造することができる（第５図ｃ）。
本発明によれば、気相成長によつて絶縁物を基
板の凹部に埋め込む際、絶縁物層の熱処理時にお
ける応力による基板表面角の否みの発生を防ぐと
共に基板内部の歪みの発生を緩和することがで
き、且つドライエツチングを用いた場合に生じる
イオンによる基板表面の損傷を防止できるという
効果がある。
【図面の簡単な説明】
第１図は選択酸化の問題点を示した図、第２図
は従来の気相成長によつて絶縁物を埋め込む方法
の簡単な製造工程及び問題点を示した図、第３図
は本発明を用いた半導体装置の断面図、第４図は
本発明の一実施例の製造工程を示した半導体装置
の断面図、第５図は本発明の応用例である。 ２……Si3N4マスク膜、３，５，７，１３，１
８……SiO2層、８……歪み及び損傷を吸収する
膜、１０……SiO2膜、１１……ポリシリコン膜
（歪み及び損傷を吸収する膜）１５……MOSi2
膜、１７……イオン注入層、１９……Al膜。

Claims (1)

    【特許請求の範囲】
  1. １ 少なくとも絶縁分離領域となる領域以外の半
    導体基板表面に、熱応力吸収層を設け、前記素子
    分離領域となる領域に溝を形成し、該溝内に絶縁
    物を充填し、該絶縁物を熱処理する工程を有する
    ことを特徴とする半導体装置の製造方法。
JP56142911A 1981-09-10 1981-09-10 半導体装置の製造方法 Granted JPS5848936A (ja)

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DE8282107889T DE3279493D1 (en) 1981-09-10 1982-08-27 Method for the production of a semiconductor device comprising dielectrically isolating regions
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