JPS6041470B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、いわゆるＭＯＳ
ＩＣ等でマスク合せを行なうに際し、表面の凹凸差によ
る微少パターン形成の困難さを、表面を平坦化すること
により解消し、かつマスク合せズレ等に起因する余分な
素子面積を必要としないＭＯＳＩＣを提供するものであ
る。

第１図にｐ−チャンネルシリコンゲートを用いた従来の
製造方法によるＭＯＳトランジスタの製造を説明する。

第１図ａにおいて、１は半導体基板でｎ型シリコンであ
る。２はフィールド酸化膜（厚さ約１ム）で、３はゲー
ト酸化膜（厚さ約１０００Ａ）で、フィールド酸化膜２
に窓明けし、更に酸化を行なって形成されたものである
。

４はゲートとなるべき多結晶シリコンで、全面にＣＶＤ
法で形成される。

次いで、多結晶シリコン４の上にフオトレジストを塗布
し、マスクを用いて露光し、現像して多結晶シリコンの
エッチング用マスクのフオトレジスト膜（図示せず）を
形成する。（以下、フオトレジストにより、フオトレジ
スト膜を形成する工程をマスク合せ工程と云う。）次に
、フオトレジスト膜を用いて、多結晶シリコン４を選択
的に除去し、（以下、選択的に除去することをエッチン
グと云う。）ゲート４１及びゲートのコンタクト部４２
を形成する。続いて、フオトレジスト膜を除去し、多結
晶シリコンをマスクとして、酸化膜２，３をエッチング
し、ゲート酸化膜３１を形成する。このとき、多結晶シ
リコンの下で酸化膜のアンダーカット部３２，３３を生
ずる。次に、ソース，ドレインとなるべき窓５からＰ型
不純物を拡散して、ソース，ドレィン領域６，７を形成
する。

このとき、多結晶シリコン４１，４２も同時に不純物を
拡散させる。（第１図ｂ）。次に、酸化を行ない、続い
て、ＣＶＤ法により厚さ５０００Ａの酸化膜８，９，１
０，１１を形成する。このＣＶＤ法により酸化膜を形成
するとき、アンダーカット３２，３３の附近では、多結
晶シリコンの側面で特に薄い部分１２，１３を生じ易く
、又、この部分はオーバーハング１４，１５をいまいま
生ずる（第２図ｃ）。次にマスク合せ工程によりコンタ
クト窓用フオトレジスト膜を形成し、酸化膜を除去して
、コンタクト窓１６，１７，１８を形成する（第２図ｄ
）。

続いて、電極金属（例えばアルミニウム）を蒸着し、（
厚さ約１一）マスク合せ工程及びエッチングにより電極
１９，２０を形成する。以上述べてきた従来の製造方法
では、ｔィ｝、マスク合せ工程で大きな段差が第１図ａ
の２−３間、第１図ｄの８−９，１０−９，１１一９間
、第１図ｅの８−１６，１０一１７，１１一１７間等で
発生し、微少なパタ−ン形成が困難である。‘。’、大
きな段差があるため膜４，８，９，１０，１１，１９，
２０の厚さを厚くしなければ、段差の所で断線又はピン
ホール等の欠陥を生ずるとともに膜が厚いため微少パタ
ーン形成が困難である。また、コンタクト穴１６，１７
，１８を後から窓明けするため、ソース，ドレィン領域
６，７、ゲートコンタクト部４２は、マスク合せズレ等
の余裕を持たせたコンタクト穴より大きなものにしなけ
ればならない。〇「ゲート酸化膜３を形成した後ゲート
４１を形成するので、マスク合せズレ等の余裕を持たせ
るためゲート４１はフィールド酸化膜２の上までまたが
るようにしなければならない等の問題があった。本発明
はこのような問題にてなされたもので、本発明の一実施
例について第２図とともに説明する。

第２図はｐチャンネル，シリコンゲート・ＭＯＳＩＣの
製造を示すものである。第２図ａにおいて５１はｎ型シ
リコン基板であり、熱酸化により酸化膜を形成し、マス
ク合せ工程、エッチングにより厚さ約１０００Ａのゲー
ト酸化膜５２を形成し、全面にｐ型ドーブ又はノンドー
プの厚さ約３０００Ａの多結晶シリコンを形成する。

次いで、全面に酸化に対するマスクとなる耐酸化性膜例
えばシリコンナイトラィド（厚さ約１０００Ａ）５４を
形成する。このシリコンナイトラィドへのパターン形成
は、例えばｔ全面にＣＶＤ酸化膜を約３０００Ａの厚さ
に形成し、マスク合せ工程、エッチングにより、ＣＶＤ
酸化膜にパターンを形成し、フオトレジスト膜を除去し
、ＣＶＤ酸化膜パターンをマスクとして、熱リン酸（こ
１６０ｑｏ）で、シリコンナイトラィドをエッチングし
、次いでＣＶＤ酸化膜を除去して、シリコンナイトライ
ド５４を形成する（第２図ｂ）。次にシリコンナイトラ
イド５４をマスクとして、多結晶シリコン５３をもし必
要ならばシリコン基板６１の一部までエッチングする。

（第２図ｃ）。エッチングする厚さは、後に形成する所
望のフィールド酸化膜の厚さ（例えば６０００Ａ）の約
２／１の厚さ（約３０００Ａ）とする。次に緑酸素中で
酸化し、フィールド酸化膜５５を形成する（第２図ｄ）
。次に、シリコンナイトラィド５４の表面上に生した酸
化膜（図示せず）を除去し、マスク合せ工程で、フオト
レジスト膜（図示せず）を形成し、ＣＦ４を主体とした
ガスプラズマ法で、シリコンナイトラィドのパターン５
６，５７，５８を形成し（第２図ｅ）、続いて、露出す
る多結晶シリコン５３も約半分の厚さにエッチングし厚
い部分６０，６１、薄い部分６２を形成する（第２図ｆ
）。

このときゲート部を規定するシリコンナイトラィドパタ
ーン５７のこの断面図と垂直方向はすでに第２図のｂの
工程で寸法が定められているので、断面の横方向のみを
規定すればよい。そしてこのシリコンナイトラィド５４
のエッチングはＣＶＤ酸化膜を形成し、それをマスクと
してもよい。（すなわち、リンをドープしたＣＶＤ酸化
膜は熱酸化膜よりエッチング速度が非常に大きくフィー
ルド酸化膜の厚さはあまり減少しない。）なお、それに
つづいて多結晶シリコン５３のエッチングを行つてよい
。しかる後、薄くした多結晶シリコン６２およびゲート
酸化膜５３の一部６３を通してｐ型不純物イオン（たと
えばボロンィオン）Ｂをシリコン基板に注入してソース
，ドレィン領域６４，６５を形成する（第２図ｇ）。

このとき、シリコンナイトライド５６，５７，５８を通
して、多結晶シリコン６０，６１にもボロンイオンを注
入する。

ボロンイオンを注入する深さは、加速電圧によって定め
られるので、イオンがフィールド酸化膜５５を通して、
シリコン基板に達しない条件、及びゲート酸化膜５２に
あまり格子欠陥を作らない条件で行なう。ただし多結晶
シリコン５３としてｐ型にドープしたものを用いる場合
、特に多結晶シリコン６０，６１にボロンィオンを注入
しなくても良い。次に、酸化工程により、薄くした多結
晶シリコン６２を酸化膜６６とする（第２図ｈ）。

このときの酸化工程で、注入されたボロンは、アニーリ
ングされ、ソース，ドレィン層６４−１，６５−１が形
成され、多結晶シリコン６０，６１に注入されたボロン
又はｐ型にドープされた多結晶シリコン中の不純物が拡
散して、ソース，ドレィンコンタクト層６４一２，６５
−２を形成する。次に、酸化で生じたシリコンナイトラ
イドの酸化膜（図示せず）及びシリコンナイトラィド５
６，５７，５８を除去する（第２図ｉ）。このシリコン
ナイトラィドを除去することにより、多結晶シリコン６
０，６１の表面６７がほぼ平坦な表面に露出される。次
に電極金属として、例えばアルミニウム（厚さ約５００
０Ａ）を蒸着し、マスク合せ工程，エッチングで、ソー
ス，ドレィン電極６８，７０およびゲート電極６９を形
成する（第２図ｉ）。

第２図丁は第２図ｊで示した断面構造の上面図を示しｊ
はｉ′のロー０′線断面図である。

多結晶シリコンのゲート電極６１はフィールド部５５に
またがらず、フィールド部とのセルフアラィンゲートと
なっている。なお、本実施例ではソース，ドレィン部で
の半導体基板への不純物導入を多結晶シリコンから拡散
されたが、あらかじめ半導体基板に不純物を導入してお
いてもよい。

次に多層配線構造を実現した本発明の第２の実施例につ
いて第３図とともに説明する。この実施例において、第
２図ａ〜ｉまでの工程は前記実施例と同一である。それ
以後の工程を第３図ｊ〜ｐに示す。すなわち、第２図ｉ
の工程後、全面に第２の多結晶シリコン層７１を形成し
、ｐ型不純物を拡散する（属３図ｊ）。

もちろん、ボロンをドーブした多結晶シリコンを成長さ
せてもよい。次に厚さ約１０００Ａのシリコンナイトラ
ィドパターンを形成し（第３図ｋ）、このシリコンナイ
トラィド７２，７３，７４をマスクとして、多結晶シリ
コンをェッチン．グして、約１／２の厚さ（約１５００
Ａ）の部分７５を形成する（第３図１）。次にマスク合
せ工程，エッチングにより、シリコンナイトラィド７４
の一部を除去する（第３図ｍ）。

従って、多結晶シリコン７１は薄くした部分７５と、シ
リコンナイトライド７２，７３，７４′におおわれた部
分７７，７８と、おおわれてし・ない部分７６とになる
。次に酸化を行ない、薄くした多結晶シリコン７５を酸
化膜７９にし、シリコンナイトラィドにおおわれてし、
ない部分の多結晶シリコン７６の一部を酸化膜８０にす
る。

このとき多結晶シリコン７６′が導電層として残るよう
にする−（第３図ｎ）。次にシリコンナイトライドを除
去し、ほぼ平坦な表面にコンタクト面８１を露出させる
（第３図。）。次いで電極金属としてアルミニウム（厚
さ約５０００Ａ）を蒸着し、マスク合せ工程，エッチン
グにより電極８２，８３，８４，８５を形成する（第３
図ｐ）。

８２，８３，８５は夫々ソース，ゲート，ドレィン電極
であり、８４はドレィン電極８５への多結晶シリコン引
出部７６′と交差している、例えば別のトランジスタへ
の配線を示す。

第３図ｐ′は第３図ｐの平面概略構成を示し、ｐはｐ′
のｍ−ｍ′線断面図である。以上述べてきたように、本
発明によれば、‘ィー、各マスク合せ工程が、ほぼ平坦
な表面で行なえるので、微少パターンの形成が容易であ
る。

‘ロー、ほぼ平坦な表面に、多結晶シリコン，アルミニ
ウム等を形成するので段差による断線を特に考慮する必
要がなく、その膜に必要な厚さで形成すれば良いため、
微少パターン形成がより容易となる。し一、コンタクト
穴形成がシリコンナイトラィドの除去で行なうことがで
き、このとき酸化膜にピンホール等を生ずる危険がない
。又、コンタクトの面積は、マスク合せズレ等の余裕が
不必要となり、大中に基本素子寸法を小さくすることが
可能となる。０、あらかじめ、トランジスタ領域が、最
初のシリコンナイトラィド（第２図ｂの５４）で定めら
れ、そのシリコンナイトライドを用いてソース，ドレィ
ン，ゲート領域（第２図ｅの５６，５８，６７）が定め
られるので、従来のように、ゲート電極をフィールド酸
化膜上にまたがらせる必要がなく、それだけ、素子寸法
を小さくすることおよびゲートの寄生容量を小さくする
ことが可能となった。

このように本発明によればＩＣ、は１の高集積化．高密
度化に対し、好適な製造方法を得ることができる。

【図面の簡単な説明】

第１図ａ〜ｅは従来のシリコンゲートＭＯＳにの製造工
程を説明するための要部断面構造図、第２図ａ〜ｉは本
発明の一実施例を説明するための各製造工程の要部断面
構造図、第２図ｉ′はｊにおける上面概略図、第３図ｊ
〜ｐは本発明の第２の実施例を説明するための各製造工
程の要部断面礎造図、第３図ｐ′は同ｐの上面概略図で
ある。 ５１…ｎ型シリコン基板、５２…ゲート酸化膜、５３，
７１・・・多結晶シリコン、５４・・・シリコンナイト
ライド、５５…フィールド酸化膜、５６，５７，５８，
７２，７３，７４，７４′，．．シリコンナイトライド
パターン、６２，７５…薄い多結晶シリコン、６４一１
，６５一１・・・ソース，ドレィン領域、６４−２，６
５一２・・・ソース，ドレィンコンタクト領域、６８，
６９，７０，８２，８３，８４，８５・・・電極。 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の一主面上に、選択的にゲート領域を含
   む絶縁膜を設け、その上に多結晶半導体層を形成する工
   程と、この多結晶半導体層上にＭＯＳトランジスタ形成
   領域を含む第１のパターンを有する耐酸化性膜を設ける
   工程と、上記第１の多結晶半導体層少なくとも一部を上
   記第１のパターンで除去し、上記第１のパターンを除く
   部分を酸化しフイールド絶縁膜を形成する工程と、上記
   第１のパターンを有する耐酸化性膜の上記トランジスタ
   のソース、ドレイン形成部を除去して第２のパターンの
   耐酸化性膜にする工程と、上記第２のパターンを有する
   耐酸化性膜に覆われていない多結晶半導体層を選択的に
   エツチングして薄くし、薄い多結晶半導体層を形成する
   工程と、この薄い多結晶半導体層の下に位置する上記半
   導体基板の上記ソース，ドレイン形成部と上記第２のパ
   ターンを有する耐酸化性膜下の多結晶半導体層に不純物
   を導入する工程と、次いで、上記薄い多結晶半導体層を
   酸化し絶縁物にし、ソース，ドレイン領域を形成し、上
   記第２のパターンを有する耐酸化性膜下の上記基板に上
   記ソース，ドレイン領域つながるソース，ドレインコン
   タクト層を形成する工程と、上記第２のパターンを有す
   る耐酸化性膜を除去する工程と、残された上記多結晶半
   導体層と接続される導体配線パターンを形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。 ２ 薄い多結晶半導体層の長さを多結晶半導体層の約半
   分とすることを特徴とする特許請求の範囲第１項に記載
   の半導体装置の製造方法。