JPS6230053A - ドツト字形拡大縮小方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数のドツトより構成されるドツト字形を拡大
あるいは縮小する装置に係り、特にｎ／ｍ（ｍ、ｎは整
数）倍の拡大あるいは縮小を行うド・ノド字形拡大縮小
方式に関する。

〔従来の技術〕

ワードプロセッサや漢字プリンタの漢字には一般的にド
ツト文字が用いられている。これは例えば各辺が２個で
合計ｐｘｐ（Ｂｉｔのドツトで構成され。

これらのド・ノドを白あるいは黒として目的の字形を作
っている。一般的に一台のワードプロセッサにはメモリ
の容量に制約がある為にこれらの字形は特定のドツト例
えば前述したようにＰＸＰド・７トの構成によるものし
か記憶されておらず、他のドツト構成文字はプロセッサ
等の演算によってＰ×Ｐドツトの構成文字より発生して
いた。すなわち、Ｐ×Ｐドツトの構成文字の拡大や縮小
を行っていた。

従来、ドツト文字の拡大、縮小には９分割法が。

また拡大にはＩＪ法が多く用いられている。

９分割法は特定領域を９分割し、拡大あるいは縮小後の
ドツトがどの領域に入るかによって判別式で黒か否かを
求める方法である。また、ＩＪ法は拡大のドツト対応で
環ドツト文字を分割し、あらかじめ求められているその
分割単位での対応表すなわち変換テーブルによって拡大
後の黒や白を求める方法である。

前述した９分割法はそれぞれ各ドツトを求める為の演算
を必要とし１元画では同じ幅であった縦線、横線が拡大
、縮小後には不揃いになることがあった。また、ＩＪ法
は拡大する為の対応表を必要とするので、ドツトが多い
場合（３：４や５：６等）には変換テーブルが増大し、
さらに９分割法と同様に元画では同じ幅であった縦線、
横線が拡大後には不揃いとなることがあった。

一方、ＩＪ法では大文字や細文字をも作ることが可能で
あるが、それぞれに対応して変換テーブルを設けなくて
はならず、これを行うようにするためにはさらに変換テ
ーブルを増大させなくてはならなかった。

〔発明の目的〕

本発明は前記従来の欠点に鑑み、ドツト字形の拡大、縮
小にともなう線幅の乱れをなくシ、変換テーブルが少な
くて太めや細めの拡大、縮小を可能としたドツト字形拡
大縮小方式を提供することを目的とする。

〔発明の要点〕

上記目的は本発明によれば、一辺がｍドツトで構成され
る文字パターンデータを記憶する第１のバッファと、一
辺がｎドツトで構成される文字パターンデータを記憶す
る第２のバッファと、一辺が前記ｍとｎの少なくとも最
小公倍数のｐドツトで構成される文字パターンデータを
記憶する第３のバッファと、前記第１のバッファに格納
されている文字パターンデータの各１ドツトを前記第３
のバッファに対応させて一辺をｅ　／　ｍ倍のドツトに
して前記第３のバッファに格納する展開回路と。

該展開回路によって第３のバッファに格納された文字パ
ターンデータの一辺をβ／ｎドツト単位で読出すととも
に、３売出したドツトの白あるいは黒のデータ数を判別
し、特定数以上の白あるいは黒のデータである時には前
記第２のバッファの対応するドツトに白あるいは黒のデ
ータを格納する縮小回路とより成り、ｎ／ｍ倍の文字パ
ターンデータを第２のバッファに発生することを特徴と
したドツト字形拡大縮小方式を提供することにより達成
される。

〔実　　施　　例〕

以下１１図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例の回路構成図、第２図は本発明
の基本原理を説明するバッファ構成図である。入カバソ
ファ１は図示しない回路より入力する文字パターンデー
タ（黒を“１”、白を“０”）を記憶するものであり、
第２図に示すようにｍ　Ｘ　ｍビット　（１ビツトは１
ドツトに対応）より構成される。展開回路３は、入カバ
ソファ１内の各ビットデータすなわち文字ビットデータ
をビット単位で順次読出し、ビットが“１”すなわちド
ツトが黒の時に展開パターンメモリ２より展開パターン
を読出し、中間バッファ４の対応する位置に格納する処
理を行う。

第３図は展開回路３の動作処理の詳細なフローチャート
である。入カバソファ１に文字パターンデータが格納さ
れ制御回路８より処理開始信号が加わると第３図に示す
動作処理を開始する。先ず。

中間バッファ４をクリアＳ１する。このクリアＳ１によ
って中間バッファ４は全ビットが０となる。そして、展
開回路３内に有するポインタＸ、Ｎ。

Ｙ、ＮをＯにする（Ｓ２）。この処理Ｓｔ、Ｓ２は１文
字の展開に対するイニシャル処理である。次にポインタ
Ｘ　：ｕ　＋　Ｙ　ＩＮで指示される入カバソファ１の
１ビツトを読出すとともにその値が“１”であるかを判
別Ｓ３する。“１″である（Ｙ）ならば、そのｌビット
に対応する文字パターンのドツトは黒であるので、中間
バッファ４の対応する位置に黒すなわち“１”を書込む
ための処理を行う。

先ず、入カバソファ１より読出したドツトに対応する中
間バッファ４のアドレスＸ。ｔｌＴＩｙｔ）ｕ□を求め
る（Ｓ４）。第２図に示すように中間バッファ４の大き
さは入カバソファの大きさのＮ倍であるので、Ｘｏ、Ａ
＝Ｘ、ＮＸＮ、ＹｏｕＴ＝Ｙ、ＮＸＮによって求められ
る。尚＋　　Ｘ０ＩＪＴ＋　ｙ、、□は展開した時の特
定ドツトアドレス（本発明の実施例では展開した左上部
の１ドツトの中間バッファのアドレスを指す）である。

そして次にアドレスＸ。ＬＩＴ＋　　ｙｏｕ’ｒを起点
として中間バッファ４上の領域に展開パターンメモリの
内容をオア加算する（Ｓ５）。第４図（ａ）は。

展開パターンメモリの内容を表す図、第４図（ｂ）は中
間バッファ４にオア加算される位置関係を表す図である
。なお、第４図においては入カバソファ１を３倍する場
合すなわち、Ｎ＝３である場合を表している。展開パタ
ーンメモリ２のドツトａが中間バッファ４のＸ。Ｕ７１
　ｙｏｌＪＴの位置に対応する。

本発明の実施例においては、展開パターンメモリ２はＮ
ＸＮ　（第４図においては３×３）ドツトの外周囲（斜
線部）をも拡大の対象として展開パターンメモリ２の内
容と中間バッファ４にすでに格納されている内容をオア
加算して中間バッファ４に格納する構成となっている。

後述するが２斜線部は太字や細字又は横方向のみ太字化
等によってそれらの値は異なる。尚、中心部は全て１で
ある。

オア加算が終了すると、Ｘ、、をインクリメント（Ｘ、
Ｎ＝Ｘ、Ｎ＋　１）Ｓ　ｓする。

一方６判別Ｓ３において、ポインタＸ、Ｎ、Ｙ、Ｎで指
示される入カバソファ１の１ビツトが“１”でない（Ｎ
ｏ＞すなわち“０”であった時には。

このドツトは白であるので何らの処理をも行わず。

前述した処理Ｓ６を実行する。この処理Ｓ６は。

次の入カバソファを処理するためのポインタの移動であ
る。次にポインタＸ　ｉＮがｍより小であるかを判別（
Ｓ７）する。小である（Ｙ）ならば再度処理Ｓ３より繰
り返す。この繰り返しによって横一列の展開がなされる
。小でない（Ｎｏ）ならばＸ　、、、　＝　ｍであるの
で、入力バッファの横一列の展開が終了しており、つぎ
の横一列を指示するように、Ｘ、Ｎをｏ、ｙ、Ｎをイン
クリメント（Ｙ、Ｎ＝Ｙ、Ｎ＋１）Ｓ　ｅする。そして
、Ｙ方向の処理をも全て終了していないかの判別（Ｓ９
）すなわちｙ、Ｎ＜ｍであるかの判別を行う。Ｙ　、Ｎ
＜　ｍである（Ｙ）の時には再度、処理Ｓ３より実行す
る。この処理Ｓ３の再度の実行によって横一列のドツト
の展開がｍ回繰り返される。Ｙ、Ｎ＜ｍでない時（ＮＯ
）には全ての入力が完了しているので。

展開処理を終了（ＥＮＤ）する。

前述した展開回路３の処理によって中間バッファ４には
入力バッファ１内のドツト文字データが展開されて格納
される。

第１図にもどって説明する。展開回路３によって中間バ
ッファ４にデータが格納されると縮小回路５が動作する
。縮小回路５は中間バッファの内容を出カバソファ７の
ドツトに対応したドツト領域単位で読出し、そのドツト
領域内に特定数（闇値レジスタ９に格納されている値）
以上“１”が存在した時にのみ、対応するドツトを“１
”として出カバソファ７に格納する。ドツト領域単位と
は、出カバソファ７内の１ドツトに中間バッファのＭＸ
Ｍドツトが対応する領域を１単位としたものである。本
発明は中間バッファ４は少なくとも一辺がｍとｎの最小
公倍数のドツトより構成されるものであり、第２図に示
すように本発明の実施例においてはｍｘＮ−ｎ×間の関
係が成りたっている。すなわち、中間バッファをＭＸＭ
で分割することにより、ｎＸｎの文字データが得られる
のである。

第５図は縮小回路５の動作処理の詳細なフローチャート
図である。縮小回路５は前述した展開回路３の動作の処
理　Ｓ３．Ｓａ、Ｓ５が縮小のための処理となったもの
である。先ず、出カバソファ７をクリア（Ｓ１１）する
。そして縮小回路５内に有するポインタＸ′。０工、　
　Ｙ’ｏゆをクリア（Ｓ１２）する。この処理Ｓｌ＋、
３１２は中間バッファ４内に格納された文字ドツトデー
タを縮小するためのイニシャル処理である。次にポイン
タＸ　’　ｔ）ＩＪＴＩ　　Ｙ　’　ｏｕ’ｒをＭ倍し
　Ｘ　ｌ　：ｈ＋　、　Ｙ　ｌ　：Ｎに格納する（Ｓ１
３）。（Ｘ’、Ｎ、Ｙ’、Ｎは中間バッファ４の特定ア
ドレスを指す）。尚、ポインタＸ　’　０ＬＩＴＩ　Ｙ
　’いをＭ倍した値は中間バッファ４内のドツトをＭＸ
Ｍドツトで分割した時の左上部のドツトアドレスである
。次にアドレスｘ’、Ｎ。

Ｙ　’　ｉＮを起点（分割した時の左上部のドツト）と
して、中間バッファ４内のＭＸＭドツトの領域内の“１
”のドツト数りを求める（Ｓ＋ａ）。展開回路３におい
ては対応する１ドツトが１′の時にはパターンメモリ２
の内容（パターン）を読出して展開しているが、縮小回
路５においてはＸ　’　：Ｎ＋　　Ｙ　’　ｉＮを起点
としてＭＸＭドツトの領域内の“１”のドツト数りを求
め、その値が闇値レジスタ９に格納されている閾値Ｓと
比較しく５１５）、１”のドツト数りが闇値Ｓ以上の時
（Ｙ）には出カバソファ７のＸ′。７．Ｙ′ケのアドレ
スのドツトに“１”を格納する（Ｓ＋ｓ）。

面、前述した入力バッファ１．中間バッファ４゜出力バ
ッファ７はメモリであり、それぞれ有するドツトはそれ
ぞれ１ビツトに対応している。たとえば６×６ド・ノド
の大力バッファ１とは６ビ、７ト×６ビツト構成のメモ
リである。

一方、前述した比較（３１５）において“１”のドツト
数りが閾値Ｓより小さい時（Ｎｏ）には出カバソファ７
のＸ′。１．Ｙ′。のアドレスに“１”を格納する処理
Ｓ’ｓをスキップする。すなわち、中間バッファ４で区
切った領域内が白に近いとして、対応するドツトに何も
格納しない。

あらかじめ、縮小回路５が動作開始した時に全てをクリ
ア“０”しているので何も格納しないということは“０
”を格納したことと等価である。

次にＸ′。、をインクリメントする（ＳＩ　７）ととも
にＸ　’　０ＬＩＴがｎより小であるか否かを判別する
（Ｓ１８）。小である（Ｙ）時には再度処理３１３より
繰り返す。インクリメント処理Ｓ１７と比較処理Ｓ＋ｅ
によって出カバソファ７における横一列のドツトの縮小
が繰り返される。横一列の縮小が全て終了した時にはＸ
′。いはｎと等しくなるので２判別Ｓ＋ｅの結果は（Ｎ
ｏ）となり１次にＸ　’　ＯＵＴをクリア（Ｏ”）Ｌ、
Ｙ’ｏＵ、をインクリメントする（Ｓ１９）。そしてＹ
　＃　ｏｕ工がｍより小であるかを比較（Ｓ　２０）　
ｌ、、　　ｎよりＹ′ｏ□が小の時（Ｙ）には再度Ｓ１
３より繰り返す。この処理によって次の横一列の縮小が
順次繰り返されるようになる。判別Ｓ２０がＮｏの時に
は横一列の縮小が順次繰り返される。そしてｎ回行った
時には出カバソファ７のｎＸｎドツトの全てに対して縮
小判別処理がなされたわけであり、縮小回路５ば動作を
終了する（ＥＮＤ）。

前述した第１図の動作により入力バッファ１に格納され
たｍ　ｘ　ｍドツトの文字パターンはｎｘｎドツトの文
字パターンに変化したことになる。尚。

ｍ　＞　ｎの時には縮小であり、ｍ＝ｎの時には同一ス
ケ−）Ｌｚｍ＜ｎの時には拡大となる。第１図に示した
本発明の実施例では、展開において、大力バッファに対
応する中間バッファの例えばＮＸＮドツトの外周囲をも
考慮して“１”とする場合があるので（パターンメモリ
２の内容によって異なる）ｍ、　＝　ｎであってもその
出力は同一ではなく、太くしたり細（したりすることが
できる。

尚、第１図において、制御回路８は展開回路３゜縮小回
路５に接続されているが、これは前述した動作をそれぞ
れ開始させるだめのものである。

第６図は入カバソファ１を６×６ドツト出カバソフア７
を９×９ドツトとした時の中間バッファ４のドツトを表
す説明図である。

この時の中間バッファ４は１８　Ｘ　１８となっている
。

これは中間バッファ４は入力バッファ１の一辺のドツト
数と出カバソファ７の一辺のドツト数の最小公倍数ある
いは公倍数とするためである。そして入力バッファ１の
１ドツトが中間バッファ４の３×３ドツトに対応し、中
間バッファ４の２×２ドツトが出カバソファ７の１ドツ
トに対応している。すなわち、大力バッファに比べその
ドツト数は１，５倍となっている。

前述したように本発明における展開は太めあるいは細め
さらには横方向にのみ太めや縦方向への太め等行うこと
ができると説明したが、これはパターンメモリ２に格納
されている展開パターンと閾値Ｓによって決定される。

第７図（ａ）、第８図（ａ）は３２　Ｘ　３２ドツトの
同一のパターンであり“楽”のドツト表示のものである
。これを第７図（ｄ）、第８図（ｄ）に示すように展開
パターンメモリでそれぞれ展開したものが第７図（ｂ）
、第８図（ｂ）である。第７図、第８図においては出カ
バソファのドツトは４８　Ｘ　４８ドツトとなっている
ので、中間バッファは９６　ｘ　９６に構成されている
。そしてそれぞれ第７図は闇値をＳ＝３として、また第
８図は闇値をＳ＝４として縮小した場合である。そして
得られた結果が第７図（Ｃ）、第８図（Ｃ）である。元
の文字パターンデータは同じであっても、拡大した結果
は展開パターンデータと闇値によって異なっている。

例えば、第７図（ｄ）の場合には展開パターンデータは
外周囲右辺が“１”となるように設定されているので得
られた文字パターンは横方向に太く表現された拡大パタ
ーンを得ている。また第８図（ｄｌの場合には縦方向す
なわち上下方向の外周囲を供に“１”とし、さらに右辺
方向の外周囲を“１”としているので、第９図（Ｃ）の
ように特に縦方向に太くなっている。尚、この時の闇値
は第７図の場合より大きくなっている（大となると字は
全体的に細（なる）ので、展開における文字線の太めが
横方向に対して打ち消され、結果的には全体的に同−太
さの文字が得られている。

〔発明の効果〕

以上、述べたように本発明は展開パターンメモリ内に有
する展開パターンを用いて展開を行い。

さらに“１”であるドツトを求めて闇値によって　　　
・出力する各ドツトの“０”、１”を決定しているので
７本発明によれば太めの字や細めの字への拡大さらには
縮小等が任意に決められるドツト字形拡大、縮小方式を
得ることができる。さらに本発明は入カバソファと出カ
バソファの各辺のドツト数の少なくとも最小公倍数のド
ツトで一辺を構成する中間バッファを設けているで１本
発明によれば、任意の拡大あるいは縮小率のパターンを
得ることができる。さらに２本発明によれば、多種類の
展開パターンメモリを有する必要がないので。

記憶容量が少なくて横方向等各方向への太めや細め文字
さらには全体的な太めや細めを行った文字パターンデー
タを得るドツト字形拡大縮小方式が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図。 第２図は本発明の基本原理を説明するバッファ構成図。 第３図は展開回路の動作処理の詳細なフローチャート。 第４図（８１はパターンメモリの内容を表す図。 第４図（ｂ）はバッファにオア加算される位置関係を表
す図。 第５図は縮小回路の動作処理の詳細なフローチャート 第６図は入カバソファ、出カバソファ、中間バッファの
各辺を６ドツト　９ドツト、１８ドツトとした時のバッ
ファ構成の具体例図。 第７図、第８図（ａｔ、　（ｂ）、　ｆｃ）、　（ｄ）
は本発明の実施例におけるパターン“楽”を展開縮小し
た時の各バッファのパターン図と展開メモリ内の展開パ
ターンデータを表すデータ図である。 １・・・入カバソファ。 ２・・・パターンメモリ。 ３・・・展開回路。 ４・・・中間バッファ。 ５・・・縮小回路。 ７・・・出力バッファ。 ８・・・制御回路。 ９・・・闇値レジスタ。 特許　出願人　　　カシオ計算機株式会社第１図 第２図 第３図 （ｂ） 第４図 第５図 第６図 （ｄ）

Claims (3)

【特許請求の範囲】
1. （１）一辺がｍドットで構成される文字パターンデータ
   を記憶する第１のバッファと、一辺がｎドットで構成さ
   れる文字パターンデータを記憶する第２のバッファと、
   一辺が前記ｍとｎの少なくとも最小公倍数のｌドットで
   構成される文字パターンデータを記憶する第３のバッフ
   ァと、前記第１のバッファに格納されている文字パター
   ンデータの各１ドットを前記第３のバッファに対応させ
   て一辺をｌ／ｍ倍のドット数にして前記第３のバッファ
   に格納する展開回路と、該展開回路によって第３のバッ
   ファに格納された文字パターンデータの一辺をｌ／ｎド
   ット単位で読出すとともに、読出したドットの黒のデー
   タ数を判別し、特定数以上の黒のデータである時には前
   記第２のバッファの対応するドットに黒のデータを格納
   する縮小回路とより成り、ｎ／ｍ倍の文字パターンデー
   タを第２のバッファに発生することを特徴としたドット
   字形拡大縮小方式。
2. （２）前記展開回路は第１のバッファに格納されている
   文字パターンの各１ドットが黒のデータの時には第３の
   バッファに対応させて１ドットを一辺がｌ／ｍ倍のドッ
   トにした対応ドット群の外周囲の第３のバッファに対応
   する少なくとも１ドットを黒のデータとする展開パター
   ンメモリを有し、第３のバッファの各ドットを読出して
   前記展開パターンメモリの内容とオア加算して黒のデー
   タを確実に第３のバッファに格納することを特徴とした
   特許請求の範囲第１項記載のドット字形拡大縮小方式。
3. （３）前記黒のデータは全て白のデータであることを特
   徴とする特許請求の範囲第１項あるいは第２項記載のド
   ット字形拡大縮小方式。