JPS6230342A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6230342A JPS6230342A JP60168864A JP16886485A JPS6230342A JP S6230342 A JPS6230342 A JP S6230342A JP 60168864 A JP60168864 A JP 60168864A JP 16886485 A JP16886485 A JP 16886485A JP S6230342 A JPS6230342 A JP S6230342A
- Authority
- JP
- Japan
- Prior art keywords
- bumps
- pattern
- chip
- plate
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の端子接続技術に関し、特に多端子
を有する半導体チップのリード端子接続技術に関する。
を有する半導体チップのリード端子接続技術に関する。
従来、この種のリード端子接続は、半導体チップの周辺
部にバンプ電極を形成し、ポリイミドのテープ上に形成
された配線パターンとバンプを接続するＴＡＢ （Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ）技術に
より行われていた。
部にバンプ電極を形成し、ポリイミドのテープ上に形成
された配線パターンとバンプを接続するＴＡＢ （Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ）技術に
より行われていた。
上述した従来のリード端子接続技術は、接続用バンプが
半導体チップの周辺部のみに存在する定め、多くの入出
力リード端子を必要とする半導体装置において、必要人
出力リード端子を形成することが困難となるという欠点
がある。すなわち、第２図（ａ）は従来の電極リード引
出しを示す平面図、同図（ｂ）は断面図である。図にお
いて、ｌｌは周辺にバング電極１２を有する半導体チッ
プであり、３５ｕ幅のポリイミドテープ１３上に形成さ
れた金メッキされた銅パターン１６がバンプ電ｍ１２に
接続される。銅パターン１６は、半導体チップ１１との
接続部ではポリイミドチーブ１３の支持がない片持ち梁
の状態となっている。従って、多端子接続のためパター
ン１６のピッチを狭くすると、パターンの幅も狭くなり
、強度が劣化し、パターンの精度が洛ち、バンプ１２と
パターン１６の接続が困難となる。
半導体チップの周辺部のみに存在する定め、多くの入出
力リード端子を必要とする半導体装置において、必要人
出力リード端子を形成することが困難となるという欠点
がある。すなわち、第２図（ａ）は従来の電極リード引
出しを示す平面図、同図（ｂ）は断面図である。図にお
いて、ｌｌは周辺にバング電極１２を有する半導体チッ
プであり、３５ｕ幅のポリイミドテープ１３上に形成さ
れた金メッキされた銅パターン１６がバンプ電ｍ１２に
接続される。銅パターン１６は、半導体チップ１１との
接続部ではポリイミドチーブ１３の支持がない片持ち梁
の状態となっている。従って、多端子接続のためパター
ン１６のピッチを狭くすると、パターンの幅も狭くなり
、強度が劣化し、パターンの精度が洛ち、バンプ１２と
パターン１６の接続が困難となる。
一方第２図（ａ）の平面図のように、バンプ１２を周辺
に形成するために多くの入出力端子を必要とする半導体
チップにおいては、バンプ１２のバンプ間距離が狭くな
る。従って多くの入出力端子、即ち多くのバンプ１２を
必要とする半導体チップは実現困難となる。また逆に、
必要なバンプ間距離を確保し、かつ多くのバンプを周辺
に形成しようとする場合には、半導体チップサイズが大
きくなり歩留りが低下し原価が高くなる。
に形成するために多くの入出力端子を必要とする半導体
チップにおいては、バンプ１２のバンプ間距離が狭くな
る。従って多くの入出力端子、即ち多くのバンプ１２を
必要とする半導体チップは実現困難となる。また逆に、
必要なバンプ間距離を確保し、かつ多くのバンプを周辺
に形成しようとする場合には、半導体チップサイズが大
きくなり歩留りが低下し原価が高くなる。
本発明の半導体装置は、−表面上でかつ周辺および内部
に複数のバンプ電極を有する半導体チップの前記バンプ
に接続された引出しリードを有するが、この引出しリー
ドは、絶縁薄板上に設けた導体パターンからなり、かつ
、前記絶９４板の前記テップのバング位置にあけた穴に
前記導体パターンの一端を突出させて前記バングと接続
し、この導体パターンの他端は外部接続穴に露出させて
外部接続がな６れる。
に複数のバンプ電極を有する半導体チップの前記バンプ
に接続された引出しリードを有するが、この引出しリー
ドは、絶縁薄板上に設けた導体パターンからなり、かつ
、前記絶９４板の前記テップのバング位置にあけた穴に
前記導体パターンの一端を突出させて前記バングと接続
し、この導体パターンの他端は外部接続穴に露出させて
外部接続がな６れる。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ断面図である。これらの図におい
て、半導体チップ１は複数のバンプを有し、そのバンプ
は、周辺部に存在するバング２ａと内部に存在するバン
プ２ｂとからなる。一方ポリイミド（絶碌物）の薄板３
のバンプ接続部穴４および外部接続部穴５を前以って打
ち抜き、ポリイミド薄板３上に鋼箔を密着させる。その
後、所定のパターン６を衆知のエツチング技術とメッキ
技術で形成する。即ち、バンプ接続部穴４と外部接続部
穴５に露出した金メッキされたパターンをポリイミド薄
板３上に有する絶縁性配線基板を形成する。
は同図（ａ）のＡ−Ａ断面図である。これらの図におい
て、半導体チップ１は複数のバンプを有し、そのバンプ
は、周辺部に存在するバング２ａと内部に存在するバン
プ２ｂとからなる。一方ポリイミド（絶碌物）の薄板３
のバンプ接続部穴４および外部接続部穴５を前以って打
ち抜き、ポリイミド薄板３上に鋼箔を密着させる。その
後、所定のパターン６を衆知のエツチング技術とメッキ
技術で形成する。即ち、バンプ接続部穴４と外部接続部
穴５に露出した金メッキされたパターンをポリイミド薄
板３上に有する絶縁性配線基板を形成する。
この配線薄板のバンプ接続部穴４を突出した導体パター
ンとチップ上の複数のバンプ２ａ、２ｂを１対ｌに位置
合せし、両者ｔ−衆知の接続技術により接続する。この
ようにして多くの入出力リード端子を有する半導体装置
を実現する。
ンとチップ上の複数のバンプ２ａ、２ｂを１対ｌに位置
合せし、両者ｔ−衆知の接続技術により接続する。この
ようにして多くの入出力リード端子を有する半導体装置
を実現する。
以上説明したように本発明は、複数のバンプをチップ周
辺部および内部に形成し、絶縁薄板上の導体パターンに
接続ｉｌｌ’Ｔ 奮なバンプ間距離を確保することおよ
びバンプ接続部と外部接続部以外のパターンはポリイミ
ド薄板上に形成することにより、パターンの微細化を可
能にすることにより、多くの入出力リード端子を必要と
する半導体装置を実現できる効果がある。
辺部および内部に形成し、絶縁薄板上の導体パターンに
接続ｉｌｌ’Ｔ 奮なバンプ間距離を確保することおよ
びバンプ接続部と外部接続部以外のパターンはポリイミ
ド薄板上に形成することにより、パターンの微細化を可
能にすることにより、多くの入出力リード端子を必要と
する半導体装置を実現できる効果がある。
第１図１ａｌは本発明の一実施例に保る配線薄板とそれ
に接続した半導体チップの平面図、同図（ｂ）は同図（
ａ）のＡ−Ａ断面図、第２図（ａ）は従来のＰ３嫌テー
プとそれに接続した半導体チップの平面図、同図ｔｂ）
は同図（ａ）のＡ−Ａ＃！ｆｒ而図であ面。 １．１１・・・・・・半導体チップ、２ａ・・・・・・
周辺バンプ、２ｂ・・・−・・内部バング、３．１３・
・・・・・ポリイミド薄板、４・・・・・・バンプ穴、
５・・・・・・外部接続穴、６゜１６・・・・・・導体
パターン。 ７、子；６９□、 代理人 弁理士 内 原 晋（ハ、−１，”・（
ｂン 第 ７図 （ｌｌ） ｒｂ） 第２図
に接続した半導体チップの平面図、同図（ｂ）は同図（
ａ）のＡ−Ａ断面図、第２図（ａ）は従来のＰ３嫌テー
プとそれに接続した半導体チップの平面図、同図ｔｂ）
は同図（ａ）のＡ−Ａ＃！ｆｒ而図であ面。 １．１１・・・・・・半導体チップ、２ａ・・・・・・
周辺バンプ、２ｂ・・・−・・内部バング、３．１３・
・・・・・ポリイミド薄板、４・・・・・・バンプ穴、
５・・・・・・外部接続穴、６゜１６・・・・・・導体
パターン。 ７、子；６９□、 代理人 弁理士 内 原 晋（ハ、−１，”・（
ｂン 第 ７図 （ｌｌ） ｒｂ） 第２図
Claims (1)
- 絶縁薄板上に設けた導体パターンを半導体チップ上のバ
ンプ電極に接続し、前記チップの電極リード引出しを行
った半導体装置において、前記チップ上のバンプ電極は
チップ周辺およびその内側にも設けられ、かつ、前記絶
縁薄板は前記バンプ電極の位置および外部接続部に穴が
あけられ、この穴に前記導体パターンが突出または露出
され、前記バンプ位置穴に突出した導体パターンの先端
部が前記バンプ電極と接続されていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168864A JPS6230342A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168864A JPS6230342A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230342A true JPS6230342A (ja) | 1987-02-09 |
Family
ID=15875972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168864A Pending JPS6230342A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230342A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635916A1 (fr) * | 1988-08-23 | 1990-03-02 | Bull Sa | Support de circuit integre de haute densite et son procede de fabrication |
| US4985749A (en) * | 1988-03-22 | 1991-01-15 | Bull S.A. | Substrate for very large scale integrated circuit and apparatus for selective tinning of the substrate leads |
| US5021866A (en) * | 1987-09-28 | 1991-06-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus |
| US5229328A (en) * | 1990-10-24 | 1993-07-20 | International Business Machines Corporation | Method for bonding dielectric mounted conductors to semiconductor chip contact pads |
| US5452182A (en) * | 1990-04-05 | 1995-09-19 | Martin Marietta Corporation | Flexible high density interconnect structure and flexibly interconnected system |
| JPH09252023A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | 半導体装置およびその製造方法 |
| US5686352A (en) * | 1993-07-26 | 1997-11-11 | Motorola Inc. | Method for making a tab semiconductor device with self-aligning cavity and intrinsic standoff |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
-
1985
- 1985-07-31 JP JP60168864A patent/JPS6230342A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021866A (en) * | 1987-09-28 | 1991-06-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus |
| US4985749A (en) * | 1988-03-22 | 1991-01-15 | Bull S.A. | Substrate for very large scale integrated circuit and apparatus for selective tinning of the substrate leads |
| US5081949A (en) * | 1988-03-22 | 1992-01-21 | Bull S.A. | Apparatus for selective tinning of substrate leads |
| FR2635916A1 (fr) * | 1988-08-23 | 1990-03-02 | Bull Sa | Support de circuit integre de haute densite et son procede de fabrication |
| US5452182A (en) * | 1990-04-05 | 1995-09-19 | Martin Marietta Corporation | Flexible high density interconnect structure and flexibly interconnected system |
| US5229328A (en) * | 1990-10-24 | 1993-07-20 | International Business Machines Corporation | Method for bonding dielectric mounted conductors to semiconductor chip contact pads |
| US5686352A (en) * | 1993-07-26 | 1997-11-11 | Motorola Inc. | Method for making a tab semiconductor device with self-aligning cavity and intrinsic standoff |
| JPH09252023A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4860166A (en) | Integrated circuit termination device | |
| JPS6230342A (ja) | 半導体装置 | |
| GB1245610A (en) | Improvements in and relating to semiconductor devices | |
| JPS6016701A (ja) | マイクロ波プリント板回路 | |
| JP2587805B2 (ja) | 半導体装置 | |
| JPH02301182A (ja) | 薄型実装構造の回路基板 | |
| US5132864A (en) | Printed circuit board | |
| JPH06140462A (ja) | 半導体装置のパッケージ | |
| JP2840293B2 (ja) | Ｔａｂ用テープ及びこれを用いた半導体装置 | |
| KR19980070133A (ko) | 반도체 장치, 반도체 장치의 실장장치 및, 반도체 장치의 제조방법 | |
| JPH0547836A (ja) | 半導体装置の実装構造 | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| JPS62134945A (ja) | モ−ルドトランジスタ | |
| KR100356995B1 (ko) | 패드 결합 요홈이 형성된 회로기판 | |
| JP2641912B2 (ja) | 格子配列形半導体素子パッケージ | |
| JPH0668920A (ja) | ケーブル用コネクタ | |
| KR200227954Y1 (ko) | 패드 결합 요홈이 형성된 회로기판 | |
| JPS5980957A (ja) | 半導体装置 | |
| JP3701242B2 (ja) | 接続システム | |
| JPH0719148Y2 (ja) | マイクロ波回路用パッケージ | |
| JPH0119395Y2 (ja) | ||
| JPS62134939A (ja) | 混成集積回路 | |
| JPH0297042A (ja) | 電子部品搭載用基板 | |
| JPS5944798B2 (ja) | 電子部品の配線装置 | |
| JPH0430441A (ja) | 半導体装置 |