JPH0554637A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPH0554637A JPH0554637A JP3215006A JP21500691A JPH0554637A JP H0554637 A JPH0554637 A JP H0554637A JP 3215006 A JP3215006 A JP 3215006A JP 21500691 A JP21500691 A JP 21500691A JP H0554637 A JPH0554637 A JP H0554637A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- memory cell
- dram
- bits
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 コンピュータにおけるＤＲＡＭはデータのブ
ロック転送を高速に行う。 【構成】 データ入力部８とデータ出力部９にブロック
のビット数に対応した段数のラッチ回路を備えたデータ
入力部のレジスタ１０とデータ出力部のレジスタ１１を
設けるとともに、メモリセルの全領域２も上記ビット数
に対応してブロック分けしておく。 【効果】 ＤＲＡＭからのブロック転送が高速化され、
コンピュータ性能を劣化させないＤＲＡＭが提供でき
る。
ロック転送を高速に行う。 【構成】 データ入力部８とデータ出力部９にブロック
のビット数に対応した段数のラッチ回路を備えたデータ
入力部のレジスタ１０とデータ出力部のレジスタ１１を
設けるとともに、メモリセルの全領域２も上記ビット数
に対応してブロック分けしておく。 【効果】 ＤＲＡＭからのブロック転送が高速化され、
コンピュータ性能を劣化させないＤＲＡＭが提供でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータでよく用
いられるデータのブロック転送を高速に行えるダイナミ
ックＲＡＭに関するものである。
いられるデータのブロック転送を高速に行えるダイナミ
ックＲＡＭに関するものである。
【０００２】
【従来の技術】図２は従来のダイナミックＲＡＭ（以
下、ＤＲＡＭという）の構成を示しており、１は１つの
メモリセル、２はメモリセルの全領域、３はワードライ
ンのデコーダ、４はビットラインのデコーダ、５は入出
力バッファ、６はＶCCの電源、７はアドレス入力部、８
はデータ入力部、９はデータ出力部である。
下、ＤＲＡＭという）の構成を示しており、１は１つの
メモリセル、２はメモリセルの全領域、３はワードライ
ンのデコーダ、４はビットラインのデコーダ、５は入出
力バッファ、６はＶCCの電源、７はアドレス入力部、８
はデータ入力部、９はデータ出力部である。
【０００３】次に、動作について説明する。まず、書き
込み時には、データ入力部８からのデータがビットライ
ンのデコーダ４により１本のビットラインに接続され
る。一方、ワードラインのデコーダ３により１本のワー
ドラインがＶCCに充電され、メモリセル１のトランジス
タがＯＮする。そこで、１つのメモリセル１のコンデン
サに入力データが書き込まれる。読み出し時には、上記
の逆のプロセスにより、１つのメモリセル１のデータが
データ出力部９に読み出される。ＤＲＡＭにおいては、
１回の動作毎に事前に充電する必要があるためスタチッ
クＲＡＭ（以下、ＳＲＡＭという）程高速動作が行え
ず、ほぼ１００ｍｓ以上の時間が必要となる。一方、コ
ンピュータのＣＰＵは３０〜４０ｍｓのスピードで動作
しているためＤＲＡＭでは追随できず、高速のＳＲＡＭ
をキャッシュとして用い、通常はＣＰＵとキャッシュが
データのやりとりをしている。ＤＲＡＭのデータが必要
なのは、例えばキャッシュが必要とするデータをＤＲＡ
ＭからキャッシュのＳＲＡＭへ転送するときで、通常こ
れはブロック単位で行われるのでブロック転送という。
込み時には、データ入力部８からのデータがビットライ
ンのデコーダ４により１本のビットラインに接続され
る。一方、ワードラインのデコーダ３により１本のワー
ドラインがＶCCに充電され、メモリセル１のトランジス
タがＯＮする。そこで、１つのメモリセル１のコンデン
サに入力データが書き込まれる。読み出し時には、上記
の逆のプロセスにより、１つのメモリセル１のデータが
データ出力部９に読み出される。ＤＲＡＭにおいては、
１回の動作毎に事前に充電する必要があるためスタチッ
クＲＡＭ（以下、ＳＲＡＭという）程高速動作が行え
ず、ほぼ１００ｍｓ以上の時間が必要となる。一方、コ
ンピュータのＣＰＵは３０〜４０ｍｓのスピードで動作
しているためＤＲＡＭでは追随できず、高速のＳＲＡＭ
をキャッシュとして用い、通常はＣＰＵとキャッシュが
データのやりとりをしている。ＤＲＡＭのデータが必要
なのは、例えばキャッシュが必要とするデータをＤＲＡ
ＭからキャッシュのＳＲＡＭへ転送するときで、通常こ
れはブロック単位で行われるのでブロック転送という。
【０００４】
【発明が解決しようとする課題】従来の装置は、以上の
ように構成されているので、このブロック転送に長い時
間がかかり、電算機の性能劣化の原因となっている。
ように構成されているので、このブロック転送に長い時
間がかかり、電算機の性能劣化の原因となっている。
【０００５】本発明は、上記のような問題点を解決する
ためになされたもので、ＤＲＡＭからのデータのブロッ
ク転送を高速に行えるようにすることを目的としてい
る。
ためになされたもので、ＤＲＡＭからのデータのブロッ
ク転送を高速に行えるようにすることを目的としてい
る。
【０００６】
【課題を解決するための手段】本発明に係るＤＲＡＭ
は、データ入力部およびデータ出力部にそれぞれ転送ブ
ロックのビット数に対応した段数のラッチ回路からなる
レジストを設け、メモリセルをレジスタのブロックに対
応させてブロック分けしたものである。
は、データ入力部およびデータ出力部にそれぞれ転送ブ
ロックのビット数に対応した段数のラッチ回路からなる
レジストを設け、メモリセルをレジスタのブロックに対
応させてブロック分けしたものである。
【０００７】
【作用】本発明においては、書き込みはＣＰＵと無関係
に行え、読み出しはキャッシュのミスヒット時に行って
レジスタに記憶させておくので、データのブロック転送
が高速に行える。
に行え、読み出しはキャッシュのミスヒット時に行って
レジスタに記憶させておくので、データのブロック転送
が高速に行える。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１において、１０はデータ入力部のレジスタ、１
１はデータ出力部のレジスタであり、それぞれのブロッ
クのビット数に対応した段数のラッチ回路で構成され、
所要数設けられている。ラッチ回路の段数に応じてメモ
リセル１の全領域２も区分けされており、例えば６４ビ
ットで１ブロックのときは６４段のラッチ回路を設け、
全領域２は６４ビット毎にブロック分けされている。
る。図１において、１０はデータ入力部のレジスタ、１
１はデータ出力部のレジスタであり、それぞれのブロッ
クのビット数に対応した段数のラッチ回路で構成され、
所要数設けられている。ラッチ回路の段数に応じてメモ
リセル１の全領域２も区分けされており、例えば６４ビ
ットで１ブロックのときは６４段のラッチ回路を設け、
全領域２は６４ビット毎にブロック分けされている。
【０００９】ます、書き込みを考えると、ブロック単位
のデータがＣＰＵサイクルで高速にデータ入力部のレジ
スタ１０に転送されてくる。メモリセル１への書き込み
はＤＲＡＭサイクルであるから１００ｍｓ以上と低速で
あるが、これはＣＰＵと無関係に行えるのでコンピュー
タ性能を落とさない。つまり、ＣＰＵは、通常キャッシ
ュとデータのやり取りをしており、この時間を利用して
データ入力部のレジスタ１０にラッチされたデータをメ
モリセル１に書き込む。
のデータがＣＰＵサイクルで高速にデータ入力部のレジ
スタ１０に転送されてくる。メモリセル１への書き込み
はＤＲＡＭサイクルであるから１００ｍｓ以上と低速で
あるが、これはＣＰＵと無関係に行えるのでコンピュー
タ性能を落とさない。つまり、ＣＰＵは、通常キャッシ
ュとデータのやり取りをしており、この時間を利用して
データ入力部のレジスタ１０にラッチされたデータをメ
モリセル１に書き込む。
【００１０】一方、読み出しはキャッシュのミスヒット
時（キャッシュに必要なデータがない）のＤＲＡＭから
ＳＲＡＭへのデータ転送に対応する。この場合も、ある
ブロックを全領域２中のメモリセル１からデータ出力部
のレジスタ１１に読み出すのには時間がかかるが、この
間、ＣＰＵは他の仕事をしている。ＤＲＡＭからキャッ
シュのＳＲＡＭへのデータブロック転送は高速に行え、
コンピュータ性能の劣化は防止できる。
時（キャッシュに必要なデータがない）のＤＲＡＭから
ＳＲＡＭへのデータ転送に対応する。この場合も、ある
ブロックを全領域２中のメモリセル１からデータ出力部
のレジスタ１１に読み出すのには時間がかかるが、この
間、ＣＰＵは他の仕事をしている。ＤＲＡＭからキャッ
シュのＳＲＡＭへのデータブロック転送は高速に行え、
コンピュータ性能の劣化は防止できる。
【００１１】
【発明の効果】以上のように、本発明によれば、データ
入力部とデータ出力部に転送ブロックのビット数に対応
した段数のラッチ回路からなるレジスタを備え、また、
メモリセルをレジスタのブロックに対応させてブロック
分けしたので、データのブロック転送が高速に行え、コ
ンピュータ性能を劣化させない効果がある。
入力部とデータ出力部に転送ブロックのビット数に対応
した段数のラッチ回路からなるレジスタを備え、また、
メモリセルをレジスタのブロックに対応させてブロック
分けしたので、データのブロック転送が高速に行え、コ
ンピュータ性能を劣化させない効果がある。
【図１】本発明の一実施例によるＤＲＡＭの構成図であ
る。
る。
【図２】従来のＤＲＡＭの構成図である。
１ メモリセル ２ メモリセルの全領域 ３ ワードラインのデコーダ ４ ビットラインのデコーダ ５ 入出力バッファ ６ ＶCC ７ アドレス入力部 ８ データ入力部 ９ データ出力部 １０ データ入力部のレジスタ １１ データ出力部のレジスタ
Claims (1)
- 【請求項１】 ワードラインのデコーダとビットライン
のデコーダで選択されたアドレスのメモリセルに対し、
データ入力部から入力されるデータを書き込み，読み出
しを行ったデータをデータ出力部に出力するダイナミッ
クＲＡＭにおいて、前記データ入力部とデータ出力部に
それぞれ転送ブロックのビット数に対応した段数のラッ
チ回路からなるレジスタを備えるとともに、前記メモリ
セルを前記レジスタのブロックに対応させてブロック分
けしたことを特徴とするダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215006A JPH0554637A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215006A JPH0554637A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554637A true JPH0554637A (ja) | 1993-03-05 |
Family
ID=16665153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215006A Pending JPH0554637A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359803B1 (en) | 2000-07-18 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can access two regions alternately at high speed |
-
1991
- 1991-08-27 JP JP3215006A patent/JPH0554637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359803B1 (en) | 2000-07-18 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can access two regions alternately at high speed |
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