JPS6230501B2 - - Google Patents
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- Publication number
- JPS6230501B2 JPS6230501B2 JP54145654A JP14565479A JPS6230501B2 JP S6230501 B2 JPS6230501 B2 JP S6230501B2 JP 54145654 A JP54145654 A JP 54145654A JP 14565479 A JP14565479 A JP 14565479A JP S6230501 B2 JPS6230501 B2 JP S6230501B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- signal line
- substrate
- pattern
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Combinations Of Printed Boards (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機等の高速演算回路等に使用
される高密度パツケージの構造に関する。
される高密度パツケージの構造に関する。
現在、電子計算機の発達により高速演算回路の
演算速度向上の要求が増大している。高速演算が
要求される多層基板においては、信号線・電源間
の電気容量の低下および前記多層基板に搭載され
る集積回路からの熱放散を低熱抵抗で実現するこ
とが必要である。
演算速度向上の要求が増大している。高速演算が
要求される多層基板においては、信号線・電源間
の電気容量の低下および前記多層基板に搭載され
る集積回路からの熱放散を低熱抵抗で実現するこ
とが必要である。
従来の多層基板は配線密度向上のため、ベース
基板上に絶縁層を介して多層の信号線層を構成
し、この上に集積回路搭載用導体パターンおよび
電源回路パターンが形成されている。集積回路で
発生した熱は、絶縁層およびベース基板を通過
し、ベース基板面上に設けられた放熱板等を介し
て放熱される。この放熱を容易にするため、絶縁
層材料としては低熱抵抗の材料を選択する必要が
あるが、現在、低熱抵抗でかつ低誘電率を有する
物質を得ることは困難であり、どちらか一方が満
足されないという欠点がある。
基板上に絶縁層を介して多層の信号線層を構成
し、この上に集積回路搭載用導体パターンおよび
電源回路パターンが形成されている。集積回路で
発生した熱は、絶縁層およびベース基板を通過
し、ベース基板面上に設けられた放熱板等を介し
て放熱される。この放熱を容易にするため、絶縁
層材料としては低熱抵抗の材料を選択する必要が
あるが、現在、低熱抵抗でかつ低誘電率を有する
物質を得ることは困難であり、どちらか一方が満
足されないという欠点がある。
本発明の目的は上述の欠点を除去しより高速な
演算が達成できるパツケージ構造を提供すること
にある。
演算が達成できるパツケージ構造を提供すること
にある。
本発明のパツケージ構造は、電源回路パターン
および集積回路搭載用導体パターンを有する第１
の基板と、前記第１の基板には設けられていない
信号線パターンが形成された第２の基板と、前記
第１の基板と前記第２の基板とを物理的および電
気的に接続する手段と、前記第１の基板に設けら
れた放熱板とから構成されている。
および集積回路搭載用導体パターンを有する第１
の基板と、前記第１の基板には設けられていない
信号線パターンが形成された第２の基板と、前記
第１の基板と前記第２の基板とを物理的および電
気的に接続する手段と、前記第１の基板に設けら
れた放熱板とから構成されている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図から第３図は本発明の第１の実施例を示
す図である。
す図である。
第１図は信号線基板を示す断面図である。第１
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層に形成された信号線パターン３
と、外部との接続用パツド６と、第２図に示す基
板と信号の入出力を行なうためのピンが挿入され
るスルホーール１４とが形成されている。
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層に形成された信号線パターン３
と、外部との接続用パツド６と、第２図に示す基
板と信号の入出力を行なうためのピンが挿入され
るスルホーール１４とが形成されている。
第２図は集積回路搭載用基板を示す断面図であ
る。第２図の基板に電源回路パターン７と、集積
回路搭載用導体パターン２０と、集積回路搭載用
導体パターン２０上に搭載された複数の集積回路
１１と、第１図の信号線基板と信号の入出力を行
なうためのピンが挿入される穴１５と、電源入力
端子１０と、スペーサ８とが形成されている。
る。第２図の基板に電源回路パターン７と、集積
回路搭載用導体パターン２０と、集積回路搭載用
導体パターン２０上に搭載された複数の集積回路
１１と、第１図の信号線基板と信号の入出力を行
なうためのピンが挿入される穴１５と、電源入力
端子１０と、スペーサ８とが形成されている。
第３図は第１図の信号線基板と第２図の集積回
路搭載用基板とをスペーサ８を介して接合部９で
接合した本発明のパツケージ構造を示す図であ
る。両基板間の信号の入出力はピン２を介して行
ない、集積回路１１で発生した熱は集積回路搭載
用基板のみを介して低熱抵抗で放熱板１２から放
出される。また、信号線パターン３・電源回路パ
ターン７間の電気容量は、信号線パターン・電源
回路パターン間に存在する空気および低誘電率の
絶縁層により決定される。
路搭載用基板とをスペーサ８を介して接合部９で
接合した本発明のパツケージ構造を示す図であ
る。両基板間の信号の入出力はピン２を介して行
ない、集積回路１１で発生した熱は集積回路搭載
用基板のみを介して低熱抵抗で放熱板１２から放
出される。また、信号線パターン３・電源回路パ
ターン７間の電気容量は、信号線パターン・電源
回路パターン間に存在する空気および低誘電率の
絶縁層により決定される。
第４図から第７図は本発明の第２の実施例を示
す図である。
す図である。
第４図は信号線基板を示す断面図である。第４
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層で形成された信号線パターン３
と、外部との接続用パツド６と、第５図に示す基
板と信号の入出力を行なうためのコネクタ端子が
接触するコネクタ接触用パツド２′とが形成され
ている。
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層で形成された信号線パターン３
と、外部との接続用パツド６と、第５図に示す基
板と信号の入出力を行なうためのコネクタ端子が
接触するコネクタ接触用パツド２′とが形成され
ている。
第５図は集積回路搭載用基板を示す断面図であ
る。第５図の基板には、電源回路パターン７と、
集積回路搭載用導体パターン２０と、集積回路搭
載用導体パターン２０上に搭載された複数の集積
回路１１と、第４図の信号線基板と信号の入出力
を行なうためのコネクタ端子が接触するコネクタ
接触用パツド２′と、電源入力端子１０とが形成
されている。
る。第５図の基板には、電源回路パターン７と、
集積回路搭載用導体パターン２０と、集積回路搭
載用導体パターン２０上に搭載された複数の集積
回路１１と、第４図の信号線基板と信号の入出力
を行なうためのコネクタ端子が接触するコネクタ
接触用パツド２′と、電源入力端子１０とが形成
されている。
第６図は第４図の信号線基板と第５図の集積回
路搭載用基板とを接続するコネクタケース８′の
断面図を示し、第７図は第４図の信号線基板と第
５図の集積回路搭載用基板とをコネクタケース
８′を介して接合部１４′で接合した本発明のパツ
ケージ構造を示す図である。第７図において、両
基板間の信号の入出力はコネクタ接触用パツド
２′とコネクタ端子９′とを介して行ない、集積回
路１１で発生した熱は集積回路搭載用基板のみを
介して低熱抵抗で放熱板１２から放出される。ま
た、信号線パターン３・電源回路パターン７間の
電気容量は低誘電率のコネクタケース８′と絶縁
層５および空気により決定される。
路搭載用基板とを接続するコネクタケース８′の
断面図を示し、第７図は第４図の信号線基板と第
５図の集積回路搭載用基板とをコネクタケース
８′を介して接合部１４′で接合した本発明のパツ
ケージ構造を示す図である。第７図において、両
基板間の信号の入出力はコネクタ接触用パツド
２′とコネクタ端子９′とを介して行ない、集積回
路１１で発生した熱は集積回路搭載用基板のみを
介して低熱抵抗で放熱板１２から放出される。ま
た、信号線パターン３・電源回路パターン７間の
電気容量は低誘電率のコネクタケース８′と絶縁
層５および空気により決定される。
第８図から第１１図は本発明の第３の実施例を
示す図である。
示す図である。
第８図は信号線基板を示す断面図である。第８
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層で形成された信号線パターン３
と、外部との接続用パツド６と、第９図に示す基
板と信号の入出力を行なうための感圧導電性ゴム
シートが接触する突起パツド２″とが形成されて
いる。
図の基板には、ベース基板１上に低誘電率絶縁層
５を介して多層で形成された信号線パターン３
と、外部との接続用パツド６と、第９図に示す基
板と信号の入出力を行なうための感圧導電性ゴム
シートが接触する突起パツド２″とが形成されて
いる。
第９図は集積回路搭載用基板を示す断面図であ
る。第９図の基板には、電源回路パターン７と集
積回路搭載用導体パターン２０と、集積回路搭載
用導体パターン２０上に搭載された複数の集積回
路１１と、第８図の信号線基板と信号の入出力を
行なうための感圧導電性ゴムシートが接触する突
起パツド２″と、電源入力端子１０と、スペーサ
８とが形成されている。
る。第９図の基板には、電源回路パターン７と集
積回路搭載用導体パターン２０と、集積回路搭載
用導体パターン２０上に搭載された複数の集積回
路１１と、第８図の信号線基板と信号の入出力を
行なうための感圧導電性ゴムシートが接触する突
起パツド２″と、電源入力端子１０と、スペーサ
８とが形成されている。
第１０図は第８図の信号線基板と第９図の集積
回路搭載用基板とを電気的に接続する感圧導電性
ゴムシート１４″を示す図であり、第１１図は第
８図の信号線基板と第９図の集積回路搭載用基板
とをスペーサ８を介して接合部９で接合した本発
明のパツケージ構造を示す図である。第１１図に
おいて、両基板間の信号の入出力は突起パツド
２″と感圧導電性ゴムシート１７とを介して行な
い、集積回路１１で発生した熱は集積回路搭載用
基板のみを介して低熱抵抗で放熱板１２から放出
される。また、ゴムシート１４″は接着材１５″で
固定されている。信号線パターン３・電源回路パ
ターン７間の電気容量は、信号線パターン・電源
回路パターン間に存在する空気および低誘電率の
絶縁層５により決定される。
回路搭載用基板とを電気的に接続する感圧導電性
ゴムシート１４″を示す図であり、第１１図は第
８図の信号線基板と第９図の集積回路搭載用基板
とをスペーサ８を介して接合部９で接合した本発
明のパツケージ構造を示す図である。第１１図に
おいて、両基板間の信号の入出力は突起パツド
２″と感圧導電性ゴムシート１７とを介して行な
い、集積回路１１で発生した熱は集積回路搭載用
基板のみを介して低熱抵抗で放熱板１２から放出
される。また、ゴムシート１４″は接着材１５″で
固定されている。信号線パターン３・電源回路パ
ターン７間の電気容量は、信号線パターン・電源
回路パターン間に存在する空気および低誘電率の
絶縁層５により決定される。
以上、本発明を用いると、集積回路等で発生し
た熱を効率よく放熱させ信号線パターン・電源回
路パターン間の電気容量を低下させることができ
るのでより高速な演算回路が製作できる。
た熱を効率よく放熱させ信号線パターン・電源回
路パターン間の電気容量を低下させることができ
るのでより高速な演算回路が製作できる。
第１図から第３図は本発明の第１の実施例を示
す図、第４図から第７図は本発明の第２の実施例
を示す図および第８図から第１１図は本発明の第
３の実施例を示す図である。 図において、１…ベース基板、２…信号入出力
用ピン、２′…コネクタ接触用パツド、２″…突起
パツド、３…信号線パターン、４…ヴイアフイ
ル、５…絶縁層、６…外部との接続用パツド、７
…電源回路パターン、８…スペーサ、８′…コネ
クタケース、９…接合部、９′…コネクタ端子、
１０…電源入力端子、１１…集積回路、１２…放
熱板、１３…ボンデイングワイヤ、１４…ピン挿
入用スルーホール、１４′…コネクタ接合部、１
４″…感圧導電性ゴムシート、１５…ピン立用
穴、１５″…ゴムシート接合部、１６…感圧して
いないゴムシート、１７…感圧しているゴムシー
ト、２０…集積回路搭載用導体パターン。
す図、第４図から第７図は本発明の第２の実施例
を示す図および第８図から第１１図は本発明の第
３の実施例を示す図である。 図において、１…ベース基板、２…信号入出力
用ピン、２′…コネクタ接触用パツド、２″…突起
パツド、３…信号線パターン、４…ヴイアフイ
ル、５…絶縁層、６…外部との接続用パツド、７
…電源回路パターン、８…スペーサ、８′…コネ
クタケース、９…接合部、９′…コネクタ端子、
１０…電源入力端子、１１…集積回路、１２…放
熱板、１３…ボンデイングワイヤ、１４…ピン挿
入用スルーホール、１４′…コネクタ接合部、１
４″…感圧導電性ゴムシート、１５…ピン立用
穴、１５″…ゴムシート接合部、１６…感圧して
いないゴムシート、１７…感圧しているゴムシー
ト、２０…集積回路搭載用導体パターン。
Claims (1)
- １ 電源回路パターンおよび集積回路搭載用導体
パターンを有する第１の基板と、前記第１の基板
には設けられていない信号線パターンが形成され
た第２の基板と、前記第１の基板と前記第２の基
板とを物理的および電気的に接続する手段と、前
記第１の基板に設けられた放熱板とから構成され
たことを特徴とする高密度パツケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14565479A JPS5669896A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14565479A JPS5669896A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669896A JPS5669896A (en) | 1981-06-11 |
| JPS6230501B2 true JPS6230501B2 (ja) | 1987-07-02 |
Family
ID=15390005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14565479A Granted JPS5669896A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5669896A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000151114A (ja) * | 1998-11-11 | 2000-05-30 | Sony Corp | 多層基板及びその製造方法 |
-
1979
- 1979-11-09 JP JP14565479A patent/JPS5669896A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669896A (en) | 1981-06-11 |
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