JPS6230504B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体光検出の分野に関し、特にホト
ダイオードとシフトレジスタとを用いる光検出の
分野に関する。

〔従来技術〕

拡散結合の空乏領域と電界誘起接合の空乏領域
とは、入射孔により発生された電子／正孔対の分
離のために何年間も用いられてきた。この目的の
ために、シリコン基板中のドープされたPn接合
（ホトダイオード）がしばしば用いられている。
このドープされた領域は通常は二酸シリコン
（SiO₂）の層で覆われるから、入射光は空気／
SiO₂の境界面とSiO₂／Siの境界面とを透過す
る。これらの境界面における光の損失は非常に小
さい。電界誘起接合が用いられる場合には、入射
光は透明なゲート部材を通ることを求められる。
このゲート部材によつて更に２つの界面が生ず
る。またこの目的のために最も一般的に用いられ
ているゲート材料、多結晶シリコンはこの入射光
のうちのいく分か、とくに波長の短い領域の光を
吸収する。従つて、多くの用途では電界誘起接合
よりも拡散領域の方が好ましい。

複数の接合により検出された情報を共通端子す
なわち映像線へ読出すため、または桁送りするた
めにアナログシフトレジスタとデジタルシフトレ
ジスタが用いられる。デジタルシフトレジスタは
接合を共通のビデオ線へ順次接続するスイツチを
順次呼出すために最もしばしば用いられる。バケ
ツト・ブリゲート素子（BBD）と電荷結合素子
（CCD）のようなアナログシフトレジスタでは、
複数の接合からの電荷がレジスタへ並列に同時に
転送され、それからレジスタの一端へ桁送りされ
る。

アレイの検出には、誘起領域と拡散領域との
種々の組合わせと、アナログシフトレジスタとデ
ジタルシフトレジスタとの種々の組合わせが用い
られる。たとえば、米国特許第3814846号にはデ
ジタルシフトレジスタと（拡散）ホトダイオード
との組合わせが開示されている。ホトダイオード
を共通線へ順次結合させるために複数のスイツチ
が用いられる。このアレイに固有の１つの問題は
スイツチが非均一であるために固定パターン変
調、またはノイズが生じ、そのノイズが映像出力
に重畳されることである。また、このアレイに伴
うランダムノイズは出力容量の関数であるから、
アレイ中のホトダイオードの数に依存する。従つ
て、ランダムノイズはホトダイオードの数が増す
につれて、この構造のより大きな問題となる。

米国特許第3866067号には電界誘起接合とアナ
ログシフトレジスタとの組合わせが開示されてい
る。この構造によりより高密度の接合を作ること
ができ（中心間距離が20〜30ミクロン）、しかも
他の多くのアレイよりもランダムノイズや固定パ
ターンノイズが少ない。しかし、それらの利点は
過程の違いから生ずる欠点によつて相殺される。
誘起接合を構成する多結晶シリコン層のような層
の厚さは一様ではない。従つて反射率と吸収とは
両立しない。

拡散ホトダイオードとアナログシフトレジスタ
との組合わせによつて最適光検出を行なうことが
できると信じられている。この組合わせは米国特
許第3845295号に開示されている。この構造はホ
トダイオード列を含む、このホトダイオードの一
方の側にアナログシフトレジスタと転送要素とが
配置され、他方の側には抗ブレルーミング要素す
なわちリセツト要素が配置される。この一般的な
構造は「電子素子に関するIEEE会報（IEEE
Transactions on Electronic Devices）」ED―23
巻、第２号、1976年２月号所載のコーン
（Elliott.S.Kohn）の「シヨツトキイーバリヤ検出
器を有する電荷結合赤外線映像構成アレイ（Ａ
Charge―coupled Infrared Imaging Array
With Schottky―Barrier Detectors）」と題する
論文にも示されている。

後でわかるように、本発明のホトダイオード
アレイはアナログシフトレジスタと拡散接合との
組合わせを用いる。しかし、先行技術とは異なつ
て、ホトダイオードを交錯させた形状、すなわち
手の指を組んだ形に配置できる構造が得られる。
この構造によつてより高密度のアレイを作ること
ができる。

〔発明の概要〕

本発明は拡散接合とアナログシフトレジスタと
の組合わせを用いたホトダイオード アレイに関
するものである。本発明の一実施例では、ホトダ
イオードはｐ形シリコン基板中に離隔して形成さ
れたｎ形領域列を有する。ホトダイオード列の各
側にはアナログシフトレジスタ列がホトダイオー
ド列に平行に配置される。基板中のホトダイオー
ド列の各側とシフトレジスタとの間に細長い拡散
領域が形成される。この拡散領域はブルーミング
現象を防ぐための電荷「吸収器」として用いられ
る。一対の平行な離隔されたポリシリコン条が、
細長い各拡散領域と隣接するシフトレジスタとの
間に形成される。これらのポリシリコン条の間に
複数のｎ形領域が形成される。これらの領域の１
つが各ホトダイオードに組合わされる。ホトダイ
オードはポリシリコン条に全体として直角に延び
ている金属線によつてそれらのｎ形領域の１つに
交互に接続される。

ホトダイオード列の各側のポリシリコン条の１
つはブルーミング防止ゲートを形成し、ｎ形領域
と細長い電荷吸収領域との間に導電チヤンネルを
構成する。他のポリシリコン条は転送ゲートを構
成し、それにより複数のｎ形領域と複数のアナロ
グシフトレジスタとの間を導通させる。このよう
にして、これらのｎ形領域は、ブルーミング防止
機能と転送機能とを行なうための離れた共通ソー
ス領域を形成する。

この交錯した構造は面状アレイにおいても採用
でき、そのアレイにおいてはアレイ中のホトダイ
オード列を順次選択するためにデジタルシフトレ
ジスタが用いられる。

〔実施例〕

以下、図面を参照して本発明を詳細に説明す
る。

以下の説明においては、直線状アレイと平面状
アレイとを含む半導体ホトダイオード アレイに
ついて説明する。また、以下の説明では、本発明
を完全に理解するために、アレイの数多くの例
（特殊な導電形、アレイ中のホトダイオードの数
などのような）について説明する。しかし、それ
らの技術的思想は他の実施例に用いることができ
ることは当業者には明白である。

第１図乃至第５図には本発明の一実施例が示さ
れている。実際に作られたこのアレイは1024個の
ホトダイオードより成るホトダイオード列を含
み、各ホトダイオードはｐ形シリコン基板中に形
成されたｎ形領域を有する。それらのホトダイオ
ードは、ホトダイオードの両側に配置されている
一対のアナログシフトレジスタに１つおきに接続
されている。ここで説明する実施例では、それら
のアナログシフトレジスタはポリシリコンの二重
層を採用して作られた電荷結合素子を含む。バケ
ツト―ブリゲート素子のような他のアナログシフ
トレジスタも採用できる。後で詳しく説明する交
錯した構造のアレイにより、約16ミクロンのホト
ダイオード＝ホトダイオード間ピツチが実現され
ている。

第４図および第５図を参照してアナログシフト
レジスタを詳細に説明する。特に、ホトダイオー
ドからの情報をいずれの向きへも桁送りできるよ
うにすること電荷結合素子の構造について詳しく
説明する。本発明のこの特定の面を第１図乃至第
３図に示す構造に採用する必要はないことは当業
者には明らかであろう。

第６図と第７図には面状アレイに交錯したダイ
オードアレイが用いられている構造が示されてい
る。このアレイの一例では、256×256個のホトダ
イオードが約1.02×1.02cm²（約400×400平方ミ
ル）のシリコン基板上に、中心間隔が約0.0038cm
×0.0038cm（1.5ミル×1.5ミル）で配置される。
この実施例はアナログシフトレジスタに電荷結合
素子を用いている。

以下の説明を通じてブルーミング防止機能すな
わちリセツト機能について言及する。この機能は
従来周知のものであり、１つのダイオード領域か
ら他のダイオード領域まで電荷が拡がること（ブ
ルーミング現象）を阻止するために用いられてい
る。従つて、この機能については詳しくは説明し
ない。

この明細書で説明するアレイの製造方法につい
てはここでは詳しくは説明しない。この目的のた
めに周知のMOS技術を用いることができる。こ
のアレイのここで説明する実施例は多結晶シリコ
ン（ポリシリコン）ゲートを用いるｐ形シリコン
基板上に作られる。この明細書で用いる「ドープ
された領域」および「拡散された領域（拡散領
域）」という用語は同じ意味で用いることにす
る。

直線状アレイ まず第１図を参照して図示の直線状アレイは細
長い光窓１０を含み、この光窓１０に光が入射す
る。この入射光は光窓１０に一致する細長い線状
に配列されている複数のホトダイオードによつて
検出される。第１図にはそのようなホトダイオー
ドが２個示されている。各ホトダイオードはｐ形
シリコン基板１１（第２図）に形成されたｎ形の
ドープされた領域を含む。第１図に領域１２，１
３が示され、第２図には領域１３が示されてい
る。

第１図に示す交錯したアレイでは、ホトダイオ
ードはアレイの両側に配置されるアナログシフト
レジスタに交互に結合される。たとえば、領域１
２はホトダイオードの右側に配置されているアナ
ログシフトレジスタ３０に結合され、領域１３は
ホトダイオードの左側に配置されているアナログ
シフトレジスタ３１に結合される。このようにし
てダイオードを交錯して配置することにより、一
層高密度のアレイを作ることができる。その理由
はシフトレジスタの各段に必要な直線寸法がホト
ダイオードを作るのに必要な中心間距離よりも大
きいのが普通だからである。その結果として動作
速度が高く、電荷転送の少ないアレイが得られ
る。

まず、アレイの左側の部分について説明する。
基板１１の中に拡散された領域で構成される細長
い線１９がホトダイオード列の近くにそれに全体
として平行に形成される。この線１９はリセツト
機能すなわちブルーミング防止機能を得るための
電位吸収器を形成する。線１９の近くには一対の
離隔された多結晶シリコン条２２，２５が全体と
して並置される。これらの条は二酸化シリコン層
１７によつて基板１１から絶縁される。これらの
条の一つの条２２はブルーミング防止信号を受
け、他方の条２５は転送信号を受ける。

基板１１の中の条２２と２５の間にはｎ形領域
２８が形成される。この領域２８はポリシリコン
条２２の上を横切る金属線１６によつて領域１３
に結合される。金属線１６は領域１３，２８に接
触する接点を含む。後で説明するように、領域２
８は一対のMOS電界効果トランジスタのための
離れたソース端子を構成する。一方の電界効果ト
ランジスタはドレイン端子として領域３１を含
み、他方のMOS電界効果トランジスタはドレイ
ン端子として吸収線１９を含む。

このアレイの製造に際しては、細長いポリシリ
コン条２２，２５をエツチングした後で領域２８
を形成する。従つて領域２８はそれらのポリシリ
コン条２２，２５に整列する。更に、このドーピ
ング工程中に、吸収線１９の領域１９ａがポリシ
リコン線２２に整列し、アナログシフトレジスタ
３１に直結されている領域３１ａがポリシリコン
線２５に整列するように、領域１９ａ，３１ａを
形成する。第２図から明らかなように、ポリシリ
コン条２２，２５は各領域２８に電解効果トラン
ジスタ用の複数のゲートを形成する。（領域３
１，３１ａと同様なゲートは第２図ではｎ形領域
として示してあり、CCD用のそれらの領域は誘
起チヤンネルであることに注意されたい。） ホトダイオード列の反対側には、領域１２をｎ
形領域２７に接続する金属線１５を含む対称的な
構造が用いられる。（領域２７は領域２８に対応
する）。また、基板には細長い吸収線１８が形成
される。この吸収線１８に領域１８ａによつてブ
ルーミング防止多結晶シリコン条２１整列させら
れる。転送多結晶シリコン条２４が領域３０ａに
整列させられる。領域３０ａはアナログシフトレ
ジスタ３０に結合される。

第１図にはただ２個のホトダイオードを示して
いるが、光窓１０に沿つて配置される残りのホト
ダイオードは前記したのと同様のやり方でシフト
レジスタに結合される。すなわち、ホトダイオー
ド１個おきにアナログシフトレジスタ３０の連続
する段に結合され、それらの１個おきのダイオー
ドにはさまれている残りのホトダイオードがアナ
ログシフトレジスタ３１の連続する段に結合され
る。

次に第３図に示す等価回路を参照する。領域１
２，１３，２７，２８はダイオードとして示され
ている。しかし、ダイオード２７，２８には入射
光は照射されないから、電荷を吸収線またはアナ
ログシフトレジスタへ転送させるためのソース領
域として機能する。ポリシリコン条２４，２５は
共通線に結合されて、電荷をホトダイオードから
アナログシフトレジスタへ転送させるための転送
信号を受ける。吸収線１８，１９は一定の正電位
源に結合される。条２１，２２はブルーミング防
止信号を受ける。その信号はｎ形領域２７，２８
を介してホトダイオードを吸収線に結合させる。

このホトダイオード アレイは、拡散ダイオー
ドとアナログシフトレジスタとを含むホトダイオ
ード アレイに対するのと多少似た動作を行な
う。積分期間中は、すなわち、入射光が受けられ
ている期間中は、入射光によつて領域１２，１３
に電荷が蓄積させられる。この電荷は金属線によ
つて領域２７，２８へ送られる。次に、転送条２
４，２５へ正電位が印加される。従つて、全ての
ホトダイオード（および領域２７のような離れた
ソース領域）からシフトレジスタへ電荷が同時に
結合される。第２図を参照すると、この電荷の結
合は領域２８，３１ａにより形成されたチヤンネ
ルやそれに類似のチヤンネルの中で起る。それら
の領域は条２５とともに電界効果トランジスタを
形成する。この電界効果トランジスタは領域２８
からアナログシフトレジスタへ電荷を送ることを
可能にするスイツチとして動作する。

ホトダイオードのリセツトは、条２１，２２へ
正電位を与えることにより行われる。第２図から
わかるように、領域１９ａおよび２８により画成
されるチヤネルを通して電荷が転送されるとき、
領域２８は再びソース領域として働く。領域１９
ａ，２８は（ゲートとなる）条２２ともに電界効
果トランジスタとして動作する。このように、領
域２８は転送機能とブルーミング防止機能すなわ
ちリセツト機能とのための共通ソース領域として
機能する。

アナログシフトレジスタ 第４図には４相電荷結合素子であるアナログシ
フトレジスタ４０が示されている。このシフトレ
ジスタは、この実施例では、第１図と第２図に示
されている各シフトレジスタ３０，３１としてホ
トダイオード アレイに用いられる。シフトレジ
スタの各段は線４１を介して１個おきのホトダイ
オードに結合される。ホトダイオードから（離れ
たソース領域を介しての）電荷の転送が起ると、
この電荷によつて表わされている情報はレジスタ
により桁送りされ、線６０または６１によつて検
知される。このように情報は線６０まで右へ、あ
るいは線６１まで左へ桁送りできる。

レジスタ４０の１つ端部領域４３は線５６に結
合される。この線５６はトランジスタ５３のゲー
ト５１およびトランジスタ５５の１つの端子と共
通である。トランジスタ５５の他の端子（線７
７）はセツト電位を受ける。この電位は線７８上
の信号が正の時に領域４３に結合される。トラン
ジスタ５３のドレイン端子は正電位Ｖ_DDに結合さ
れる。ソース端子は負荷抵抗５８を介して接地さ
れる。出力線６１はトランジスタ５３のソースに
結合される。

レジスタ４０の他端は端部領域４２を含む。こ
の端部領域４２はトランジスタ５４の１つの端子
とトランジスタ５２のゲートとに結合される。ト
ランジスタ５４の他の端子は、φ_３信号が正の時
に、リセツト電位を受ける。トランジスタ５２の
ドレイン端子はＶ_DDに結合され、ランジスタ５２
のソース端子は出力線６０に結合されるととも
に、負荷抵抗５７を介して接地される。

電荷がレジスタ４０の中へ右へ桁送りされる
と、正電位がゲート４５に与えられて負荷抵抗５
７に電荷を検出できるようにする。同様に、電荷
が左へ桁送りされると、ゲート４６に正電位が与
えられて、電荷がトランジスタ５３のゲートまで
桁送りできるようにするとともに、負荷抵抗５８
において電荷を検出できるようにする。

周知のように、表面チヤンネルCCDは、レジ
スタの各段に桁送りすべき電荷が常に存在すれば
より効果的に動作する。２進データを桁送りさせ
るためにCCDが採用される場合には、２進状態
は比較的多量の電荷と、比較的少量の電荷（無電
荷に対するものとして）とによつて表される。こ
の少量の電荷はしばしば「フアツト・ゼロ（fat
zero）」と呼ばれる。レジスタ４０におけるデー
タの転送を効率よく行なうために、レジスタの両
端に一対の「フアツト・ゼロ」発生器が結合され
る。電荷が右へ転送される場合には、すなわち、
線６０において電荷を検出するために電荷が右へ
桁送りされると、発生器５０によつてレジスタに
入れられる電荷によつて電荷を効率よく転送でき
る。線６１で電荷を結合するために電荷が左へ桁
送りされると、「フアツト・ゼロ」発生器４９に
よつて電荷を効率よく転送できる。ここで説明し
ている実施例では、「フアツト・ゼロ」発生器４
９，５０は電荷が右または左へ桁送りされる時に
双方とも「オン」となる。そうする必要性は必ず
しもないが、「フアツト・ゼロ」発生器を制御す
るために必要な論理回路が不要となる。（たとえ
ば「フアツト・ゼロ」発生器５０は電荷が左へ動
かされる時にオフにできる。発生器５０により付
加される電荷は出力信号に影響を及ぼさない。そ
の理由は、等しい量の電荷がサイクルごとに加え
合わされるからである）。

次に第５図を参照する。この図にはレジスタ４
０の左側部分が示されている。領域４３は細長い
チヤンネル６３に結合される。このチヤンネルは
レジスタの全長にわたつて延びる。領域４３はト
ランジスタ５３のゲート５１とリセツト線７７と
にも結合される。

前記したように、ここで説明している実施例で
は、電荷結合素子は転送ゲートを構成するために
２つの多結晶シリコン層を用いる。第５図におい
て、ゲート４６，６６，６８，７０，７２，７４
は第２レベルの多結晶シリコンから形成され、ゲ
ート６７，６９，７１，７３は第１レベルの多結
晶シリコンからエツチングされる。ゲート６７，
７１は４相タイミング信号のφ_１信号を受け、ゲ
ート６９，７３はφ_３タイミング信号源に結合さ
れる。ゲート６８，７２は電荷がどの向きへ桁送
りされるかに応じてタイミング信号φ_２またはφ
_４のいずれかを受ける。同時に、ゲート７０，７
４は電荷がどの向きに桁送りされるかに応じてタ
イミング信号φ_４またはφ_２を受ける。ゲート６
５，６６は「フアツト・ゼロ」発生器５０からレ
ジスタへ電荷を転送させるために用いられる。こ
の電荷はレジスタ内の電荷が左へ動いている時に
は領域４３に桁送りされ、レジスタ内の電荷が右
へ桁送りされている時にはゲート６８まで下へ桁
送りされる。

電荷が左へ桁送りされ、正の電位がゲート４６
に印加されていると仮定する。４種類のタイミン
グ信号の各サイクル中にレジスタのある段にある
電荷がトランジスタ５３のゲート５１へ桁送りさ
れ、この電荷に比例する信号が線６１へ加えられ
る。トランジスタ５３のゲート５１を線７７に結
合することによつて、ゲート５１はタイミング信
号φ_１によつてリセツトされる。

面状アレイ 第１図および第２図を参照して説明した交錯ホ
トダイオード アレイの原理は、第６図に示す面
状アレイのような面状アレイにも適用できる。こ
のアレイは、複数の列線すなわち映像線９１，９
３，９４，９５を有する面状ホトダイオード ア
レイ８５を含む。列線９１，９３，９４，９５は
アナログシフトレジスタ９７または９８に１本お
きに接続される。このアレイは複数の行線９０，
９２を含み、これらの行線はデジタルシフトレジ
スタ９９に結合される。ホトダイオードを映像
（列）線に選択的に結合させるために、各行線と
各列線との交点に電界効果トランジスタが形成さ
れる。たとえば、基板中の拡散領域を含むホトダ
イオード８７はトランジスタ９６を介して映像線
９１に結合される。トランジスタ９６のゲートは
線９０によつて形成される。同様に線９２はダイ
オード８８のようなダイオードを線９３のような
線に結合するために用いられる複数のゲートを形
成する。このように、線９０に正電位が印加され
ると（ｎチヤンネルの場合）、線９０に沿う全て
のダイオードは映像線に接続される。これが起る
とダイオードはレジスタ９７と９８に結合される
ことに注意されたい。

各映像線は転送要素とブルーミング防止要素と
を介してそれぞれのシフトレジスタに結合され
る。第７図には第６図に示されている映像線９１
がシフトレジスタ９８に結合されている状態が示
されている。金属線９１が基板中に形成されてい
るｎ形領域１１４に結合される。領域１１４と１
１５との間に配置される細長いポリシリコン条１
０５によつてゲートが形成される。条１０５に沿
う領域１１４，１１５は電界効果トランジスタ１
１７を形成することが明らかである。

領域１１５は金属線１１２によつてｎ形領域１
１０に結合される。領域１０は第１図と第２図を
参照して説明し離れたソース源２７，２８に対応
する。領域１１０は離隔されている多結晶シリコ
ン条１０２，１０９に整列して作られる。線１０
９の一方の縁部はリセツト線１０３の一部に整列
する。このリセツト線１０３は第１図と第２図に
示す吸収線１８，１９に対応する。リセツト線１
０３は基板中に形成された細長い拡散領域で構成
され、正電位が印加される。第７図からわかるよ
うに、リセツト線１０３と、領域１１０と、条１
０９とは電界トランジスタ１１８を構成する。同
様に、領域１１０と、レジスタ９８から条１０２
まで延びるｎ形領域と条１０２とは電界効果トラ
ンジスタを構成する。

シフトレジスタ９８とリセツト線１０３とへの
映像線９１の結合は、第１図と第２図に示すホト
ダイオードのそれぞれのシフトレジスタへの結合
に類似するが、電界効果トランジスタ１１７が付
加される。デジタルシフトレジスタ９９が線９０
へ正電位を印加したと仮定する。そうすると、た
とえばホトダイオード８７が映像線９１に結合さ
れ、この映像線はトランジスタ１１７を介して領
域１１０に結合される。シフトレジスタ９８への
電荷の転送が行なわれるまで条１０９にリセツト
信号が与えられる。従つて、この電荷転送前は領
域１１０はトランジスタ１１８を介して線１０３
に結合される。シフトレジスタへ電荷が送られて
いる間は、条１０９に印加されている電位は降下
し、領域１１０からトランジスタ１１９を介して
シフトレジスタ９８へ電荷を送る電位が線１０２
に印加される。この電荷転送と同時に、線９０に
沿う他のホトダイオードからの電荷も、同様にし
て、レジスタ９７または９８へ転送される。次に
その情報すなわち電荷はレジスタ９７，９８から
映像出力線へ桁送りされる。デジタルシフトレジ
スタ９９はアレイ中の各行線へ正電位を既知のや
り方で順次与える。

それらの行線は、フレームリセツト回路に接続
されたトランジスタをそれぞれ介して線１０６に
接続され、その線１０６はリセツト線１０３に接
続されている。従つて、それらのフレームリセツ
ト用トランジスタを「オン」にすることによつ
て、行線に線１０６を介して電位Ｖ_DDを印加し、
全ての行線を同時にリセツトさせることができ
る。

トランジスタ１１７はアレイ中のノイズを減少
させるために後述するようにして用いられる。映
像線９１と線１１２との容量（Cv）と、１個の
ホトダイオードの容量（Cs）との比はアレイが
より大きく作られるにつれて高くなる。また、ト
ランジスタ１１８，１１９（および同様なトラン
ジスタ）のしきい値電圧の差は、製造時の差違の
ために各映像線ごとに異なることも明らかであ
る。この差を△Vtと表わすことができる。固定
パターンノイズはQnoise＝Cv△Vtと書くことが
できる。CvがCsよりもはるかに大きくなるにつ
れて、このノイズレベルはホトダイオードから検
出せねばならない信号レベルと比較して許容でき
なくなる。トランジスタ１１７は映像信号９１の
容量を領域１１０から分離させるために用いられ
る。この分離は線１０５、すなわち、トランジス
タ１１７のゲート、をアレイに電力を供給するた
めに用いられる電位よりも低い正の電位（すなわ
ち、Ｖ_DDよりも１〜2V低い）に維持することに
より行なわれる。こうすることによつて線９１の
容量を接合１１０から効果的に分離できる。この
ように、トランジスタ１１７はアレイのノイズを
十分に減少させ、より大きなアレイの製造を可能
とする。

効 果 以上、ホトダイオードとアナログシフトレジス
タとのために拡散領域を用いる交錯ホトダイオー
ド アレイについて説明した。ここで説明した構
造のブルーミング防止要素と転送要素とはホトダ
イオードの同じ側に作ることができるから、それ
により交錯した構造が可能となる。転送節点で検
出される容量を減少させることにより固定パター
ンノイズを減少させるバツフア要素についても説
明した。

【図面の簡単な説明】

第１図は本発明の線状ホトダイオード アレイ
の一部の平面図、第２図は第１図の２―２線に沿
う断面図、第３図は第１図に示すアレイの等価回
路図、第４図は第１図、第２図に示すアレイに用
いることができるアナログシフトレジスタの一部
の略図、第５図は第４図に示すアナログシフトレ
ジスタの一端の部分平面図、第６図は本発明の面
状ホトダイオード アレイの全体的なブロツク
図、第７図は第６図の７―７線に沿う部分平面図
である。 １１……基板、１２，１３……ｎ形領域、１６
……金属線、１７……二酸化シリコン層、１８，
１９……吸収線、２１……ブルーミング防止条、
２２，２５……多結晶シリコン条、２４……転送
多結晶シリコン条、３０，３１，４０，４１，９
７，９８……シフトレジスタ、６３……チヤンネ
ル、８５……面状ホトダイオード アレイ、９
１，９３，９４，９５……列線、９０，９２……
行線、９９……デジタルシフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形の基板上に形成されたホトダイ
   オード アレイであつて： 前記基板に配置された第２の導電形の第１のド
   ープされた領域をそれぞれ含むホトダイオードの
   列と； このホトダイオードの列の片側にこれとほぼ整
   列して配置されたアナログシフトレジスタと； 前記基板に配置された第２の導電形の細長いド
   ープされた領域にして、前記ホトダイオードの列
   の前記片側において前記ホトダイオードの列と前
   記アナログシフトレジスタとの間にこれらとほぼ
   整列して配置された細長いドープされた領域と； 前記基板から絶縁された細長い第１の導電条に
   して、前記ホトダイオードの列の前記片側におい
   て前記細長いドープされた領域と前記アナログシ
   フトレジスタとの間にこれらとほぼ整列して配置
   されている第１の導電条と； 前記基板から絶縁された細長い第２の導電条に
   して、前記ホトダイオードの列の前記片側におい
   て前記第１の導電条と前記アナログシフトレジス
   タとの間にこれらとほぼ整列しかつ前記第１の導
   電条から離間をもつて配置された第２の導電条
   と； 前記第１の導電条および前記第２の導電条の前
   記離間においてこれらとほぼ整列して前記基板に
   配置された第２の導電形の複数の第２のドープさ
   れた領域と； 前記ホトダイオードを前記第２のドープされた
   領域に結合するための複数の接続手段と を備えて、前記ホトダイオードの列の前記片側に
   ブルーミング防止手段および転送手段を含んでい
   るホトダイオード アレイ。 ２ 特許請求の範囲の第１項に記載のアレイにお
   いて、前記各接続手段は前記第１の導電条の上を
   よぎる金属接点を含んでいるアレイ。 ３ 特許請求の範囲の第２項に記載のアレイにお
   いて、前記第１および第２のドープされた領域並
   びに前記細長いドープされた領域はｎ形領域を含
   んでいるアレイ。 ４ 特許請求の範囲の第３項に記載のアレイにお
   いて、前記第１および第２の導電条は多結晶シリ
   コン条であり、前記第２のドープされた領域はこ
   れらの多結晶シリコン条に整列して形成されてい
   るアレイ。 ５ 特許請求の範囲の第１項に記載のアレイにお
   いて、前記アナログシフトレジスタは電荷結合素
   子を含んでいるアレイ。 ６ 特許請求の範囲の第５項に記載のアレイにお
   いて、前記電荷結合素子は４相素子であり、電荷
   は前記電荷結合素子の中をいずれの向きにも桁送
   りさせることができるアレイ。 ７ 特許請求の範囲の第６項に記載のアレイにお
   いて、前記電荷結合素子内における電荷転送効率
   を高くするために、少量の電荷を前記電荷結合素
   子の各端部内へ結合させるための電荷発生手段を
   前記アナログシフトレジスタが含んでいるアレ
   イ。 ８ 第１の導電形の基板上に形成されたホトダイ
   オード アレイであつて： 前記基板に配置された第２の導電形の第１のド
   ープされた領域をそれぞれ含むホトダイオードの
   列と； このホトダイオードの列の両側にこれとほぼ整
   列してそれぞれ配置された一対のアナログシフト
   レジスタと； 前記基板に配置された第２の導電形の一対の細
   長いドープされた領域にして、前記ホトダイオー
   ドの列の両側において前記ホトダイオードの列と
   前記アナログシフトレジスタとの間にこれらとほ
   ぼ整列してそれぞれ配置された一対の細長いドー
   プされた領域と； 前記基板から絶縁された細長い第１の対をなす
   導電条にして、前記ホトダイオードの列の両側に
   おいて前記細長いドープされた領域と前記アナロ
   グシフトレジスタとの間にこれらとほぼ整列して
   それぞれ配置されている第１の対をなす導電条
   と； 前記基板から絶縁された細長い第２の対をなす
   導電条にして、前記ホトダイオードの列の両側に
   おいて前記第１の対をなす導電条と前記アナログ
   シフトレジスタとの間にこれらとほぼ整列しかつ
   前記第１の対をなす導電条から離間をもつてそれ
   ぞれ配置された第２の対をなす導電条と； 前記第１の対をなす導電条および前記第２の対
   をなす導電条の前記離間のそれぞれにおいてこれ
   らとほぼ整列して前記基板に配置された第２の導
   電形の複数の第２のドープされた領域と； 前記ホトダイオードの列の両側の前記第２のド
   ープされた領域それぞれに前記ホトダイオードが
   交互に結合されるようにして、前記ホトダイオー
   ドを前記第２のドープされた領域に結合するため
   の複数の接続手段と を備えて、前記ホトダイオードの列の両側にブル
   ーミング防止手段および転送手段を含んでいるホ
   トダイオード アレイ。 ９ 特許請求の範囲の第８項に記載のアレイにお
   いて、前記各接続手段は前記第１の対をなす導電
   条の一方の上をよぎる金属接点を含んでいるアレ
   イ。 １０ 特許請求の範囲の第９項に記載のアレイに
   おいて、前記第１および第２のドープされた領域
   並びに前記細長いドープされた領域はｎ形領域を
   含んでいるアレイ。 １１ 特許請求の範囲の第１０項に記載のアレイ
   において、前記第１および第２の対をなす導電条
   は多結晶シリコン条であり、前記第２のドープさ
   れた領域はこれらの多結晶シリコン条に整列して
   形成されているアレイ。 １２ 特許請求の範囲の第８項に記載のアレイに
   おいて、前記一対のアナログシフトレジスタのそ
   れぞれは電荷結合素子を含んでいるアレイ。 １３ 特許請求の範囲の第１２項記載のアレイに
   おいて、前記電荷結合素子のそれぞれは４相素子
   であり、電荷は前記電荷結合素子の中をいずれの
   向きにも桁送りさせることができるアレイ。 １４ 特許請求の範囲の第１３項に記載のアレイ
   において、前記電荷結合素子内における電荷転送
   効率を高くするために、少量の電荷を前記電荷結
   合素子の各端部内へ結合させるための電荷発生手
   段を前記アナログシフトレジスタが含んでいるア
   レイ。