JPH0432949A - Ｉ／ｏポートアドレス拡張方式 - Google Patents
Ｉ／ｏポートアドレス拡張方式Info
- Publication number
- JPH0432949A JPH0432949A JP13236290A JP13236290A JPH0432949A JP H0432949 A JPH0432949 A JP H0432949A JP 13236290 A JP13236290 A JP 13236290A JP 13236290 A JP13236290 A JP 13236290A JP H0432949 A JPH0432949 A JP H0432949A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- port
- bits
- port address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置とそれに接続される複数の機能
ユニット（オプション）から構成されるシステム（情報
処理システム）の機能制御用に用いられるＩ１０ポート
アドレスを拡張するためのＩ／Ｏポートアドレス拡張方
式に関する。
ユニット（オプション）から構成されるシステム（情報
処理システム）の機能制御用に用いられるＩ１０ポート
アドレスを拡張するためのＩ／Ｏポートアドレス拡張方
式に関する。
従来のこの種の技術では、例えば、１６ビットのパーソ
ナルコンピュータにおいては、入出力機器の機能制御用
のＩ／Ｏポートアドレス空間として２進数１６ビツ）（
６５５３６通り）が定義されているが、一般的にはプロ
グラム作成時に命令の語長を短くできるという利点から
、上位の８ビ、トを無視して下位の８ピツ）（２５６通
り）のみを使用し、この範囲で本体の標準内蔵の機能や
、オプション機能に対しそれぞれ独立したＩ／Ｏポート
アドレスを定義している。
ナルコンピュータにおいては、入出力機器の機能制御用
のＩ／Ｏポートアドレス空間として２進数１６ビツ）（
６５５３６通り）が定義されているが、一般的にはプロ
グラム作成時に命令の語長を短くできるという利点から
、上位の８ビ、トを無視して下位の８ピツ）（２５６通
り）のみを使用し、この範囲で本体の標準内蔵の機能や
、オプション機能に対しそれぞれ独立したＩ／Ｏポート
アドレスを定義している。
上述した従来のＩ／Ｏポートアドレスは、システム全体
の機能がより高度化していくに従い、本体櫂準内蔵やオ
プション等の制御しなければならない機能が増え、かつ
、１つの機能制御に対し２〜８個のアドレスを使用する
ことからすぐに一杯となってしまう、また、新規オプシ
ョン機能での１６ビットアドレス化をしようとしても、
従来からのオプション機能との同時使用を考慮した場合
には、今まで使用されていないＩ１０ポートアドレスを
使わざるを得す、拡張性が極めて低いという欠点を有し
ている。
の機能がより高度化していくに従い、本体櫂準内蔵やオ
プション等の制御しなければならない機能が増え、かつ
、１つの機能制御に対し２〜８個のアドレスを使用する
ことからすぐに一杯となってしまう、また、新規オプシ
ョン機能での１６ビットアドレス化をしようとしても、
従来からのオプション機能との同時使用を考慮した場合
には、今まで使用されていないＩ１０ポートアドレスを
使わざるを得す、拡張性が極めて低いという欠点を有し
ている。
本発明のＩ／Ｏポートアドレス拡張方式の構成は、情報
処理装置と前記情報処理装置に接続される複数の機能ユ
ニットで構成される情報処理システムにおいて、システ
ムとして使用されていないある特定のＩ１０ポートアド
レスを設定するためのアドレス設定回路と、前記アドレ
ス設定回路で設定されたアドレスとＣＰＵから出力され
た下位８ビットのアドレスのどちらかを選択し拡張アト
Ｌ／スバスの下位８ビットに出力する第１の選択回路と
、前記ＣＰＵから出力された上位８ビットのアドレスと
下位８ビットのアドレスのどちかを選択し前記拡張アド
レスバスの上位８ビットに出力する第２の選択回路と、
前記第１及び第２の選択回路に供給する選択信号を発生
する選択信号発生回路を前記情報処理装置内に有するこ
とを特徴とする。
処理装置と前記情報処理装置に接続される複数の機能ユ
ニットで構成される情報処理システムにおいて、システ
ムとして使用されていないある特定のＩ１０ポートアド
レスを設定するためのアドレス設定回路と、前記アドレ
ス設定回路で設定されたアドレスとＣＰＵから出力され
た下位８ビットのアドレスのどちらかを選択し拡張アト
Ｌ／スバスの下位８ビットに出力する第１の選択回路と
、前記ＣＰＵから出力された上位８ビットのアドレスと
下位８ビットのアドレスのどちかを選択し前記拡張アド
レスバスの上位８ビットに出力する第２の選択回路と、
前記第１及び第２の選択回路に供給する選択信号を発生
する選択信号発生回路を前記情報処理装置内に有するこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１はＣＰＵｌ０からのアドレスバス１６ビットであり、
１１．１２はそれぞれＣＰＵからのアドレスバス１６ビ
ットの内上位８ビットと下位８ビットを表している０通
常は、この１１．１２が汎用の拡張ハス１３．１４とし
てオプション機能。
１１．１２はそれぞれＣＰＵからのアドレスバス１６ビ
ットの内上位８ビットと下位８ビットを表している０通
常は、この１１．１２が汎用の拡張ハス１３．１４とし
てオプション機能。
トロの内部デコード回路６１に供給される。
なお、本実施例のシステムでは、下位８ビットのアドレ
スを有効にした場合、上位８ビットには′０”が出力さ
れるものとする。
スを有効にした場合、上位８ビットには′０”が出力さ
れるものとする。
２はアドレス設定回路であり、システムとして使用して
いない８ビットのＩ１０ポートアドレスを、ソフトウェ
アまたはハードウェアにより２１のアドレス設定回路出
力バスに設定できるものとする。
いない８ビットのＩ１０ポートアドレスを、ソフトウェ
アまたはハードウェアにより２１のアドレス設定回路出
力バスに設定できるものとする。
３はアドレス選択信号発生回路であり、ソフトウェアま
たはハードウェアにより３１のアドレス選択信号を“Ｏ
”または“１″に設定できるものとする。
たはハードウェアにより３１のアドレス選択信号を“Ｏ
”または“１″に設定できるものとする。
ここで、システムとして使用されていない工１０ポート
アドレスを“ＦＦＨ”、本体標準内蔵機能用デコード回
路５のデコード条件の一つが“ＯＩＨ″かつ６１のデコ
ード条件の一つが“０ＩＦＦＨ”であると仮定する。
アドレスを“ＦＦＨ”、本体標準内蔵機能用デコード回
路５のデコード条件の一つが“ＯＩＨ″かつ６１のデコ
ード条件の一つが“０ＩＦＦＨ”であると仮定する。
なお、“Ｈ”は１６進数を意味する。
まず、本体標準の内蔵機能のアクセスをする場合、ＣＰ
Ｕは選択信号３１が“０″となるように３を設定し、“
ＯＩＨ”というアドレスを出力する。すると、セレクタ
４１．４２はＡ側を選択し、汎用拡張アドレスバス（上
位および下位８ピツ））１３，１４には“０ＯＯＩＨ″
が出力され、デコード回路５のＩ１０デコード条件を満
足し、本体標準の内蔵機能をアクセスすることができる
。
Ｕは選択信号３１が“０″となるように３を設定し、“
ＯＩＨ”というアドレスを出力する。すると、セレクタ
４１．４２はＡ側を選択し、汎用拡張アドレスバス（上
位および下位８ピツ））１３，１４には“０ＯＯＩＨ″
が出力され、デコード回路５のＩ１０デコード条件を満
足し、本体標準の内蔵機能をアクセスすることができる
。
次に、オフ゛ジョンユニット６のアクセスをする場合、
ＣＰＵｌ０は選択信号３１が“１″となるように選択信
号発生回路３を設定するとともに、アドレス設定回路出
力バス２１に“ＦＦＨ”を出力するようにアドレス設定
回路２を設定し、ＯＩＨ”というアドレスを出力する。
ＣＰＵｌ０は選択信号３１が“１″となるように選択信
号発生回路３を設定するとともに、アドレス設定回路出
力バス２１に“ＦＦＨ”を出力するようにアドレス設定
回路２を設定し、ＯＩＨ”というアドレスを出力する。
すると、セレクタ４１゜４２はＢ側を選択し、汎用拡張
アドレスバス１３゜工４には“０ＩＦＦＨ”が出力され
、オプションデコード回路６１のＩ１０ボートデコード
条件を満足し、オプションユニット６をアクセスする事
ができ、その時デコード回路５はデコード条件が違うた
め動作しなくなる。
アドレスバス１３゜工４には“０ＩＦＦＨ”が出力され
、オプションデコード回路６１のＩ１０ボートデコード
条件を満足し、オプションユニット６をアクセスする事
ができ、その時デコード回路５はデコード条件が違うた
め動作しなくなる。
以上の動作を整理すると、第１表のようになる。
すなわち、ＣＰＵから見たＩ１０ポートアドレスが同じ
であっても、アドレス設定回路２および選択信号発生回
路３の設定により、実際のＩ／Ｏポートアドレスを拡張
することができる。
であっても、アドレス設定回路２および選択信号発生回
路３の設定により、実際のＩ／Ｏポートアドレスを拡張
することができる。
第１表
〔発明の効果〕
以上説明した様に、本発明のＩ１０ポートアドレス拡張
方式により、システムの高機能化に対し、従来機との互
換性を保ちつつ、柔軟にＩ１０ポートアドレスを追加し
ていくことができ、Ｉ１０ポートアドレスの不足を防ぐ
とともに、機能拡張性が良くなる効果がある。
方式により、システムの高機能化に対し、従来機との互
換性を保ちつつ、柔軟にＩ１０ポートアドレスを追加し
ていくことができ、Ｉ１０ポートアドレスの不足を防ぐ
とともに、機能拡張性が良くなる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・ＣＰＵアドレスバス（１６ビット）、１
０・・・・・・ＣＰＵ、１１・・・・・・ＣＰＵアドレ
スバス（上位８ビット）、１２・・・・・・ＣＰＵアド
レスバス（下位８ピツ））、１３・・・・・・汎用拡張
アドレスバス（上位８ビット）、１４・・・・・・汎用
拡張アドレスバス（下位８ビット）、２・・・・・・ア
ドレス設定回路、２１・・・・・・アドレス設定回路出
力バス、３・・・・・・選択信号発生回路、３１・・・
・・・選択信号、４１・・・・・・セレクタ、４２・・
・・・・セレクタ、５・・・・・・本体標準機能用デコ
ード回路、６・・・・・・オプションユニット、６１・
・・・・・オプションデコード回路。 代理人 弁理士 内 原 晋
０・・・・・・ＣＰＵ、１１・・・・・・ＣＰＵアドレ
スバス（上位８ビット）、１２・・・・・・ＣＰＵアド
レスバス（下位８ピツ））、１３・・・・・・汎用拡張
アドレスバス（上位８ビット）、１４・・・・・・汎用
拡張アドレスバス（下位８ビット）、２・・・・・・ア
ドレス設定回路、２１・・・・・・アドレス設定回路出
力バス、３・・・・・・選択信号発生回路、３１・・・
・・・選択信号、４１・・・・・・セレクタ、４２・・
・・・・セレクタ、５・・・・・・本体標準機能用デコ
ード回路、６・・・・・・オプションユニット、６１・
・・・・・オプションデコード回路。 代理人 弁理士 内 原 晋
Claims (1)
- 情報処理装置と前記情報処理装置に接続される複数の機
能ユニットで構成される情報処理システムにおいて、シ
ステムとして使用されていないある特定のＩ／Ｏポート
アドレスを設定するためのアドレス設定回路と、前記ア
ドレス設定回路で設定されたアドレスとＣＰＵから出力
された下位８ビットのアドレスのどちらかを選択し拡張
アドレスバスの下位８ビットに出力する第１の選択回路
と、前記ＣＰＵから出力された上位８ビットのアドレス
と下位８ビットのアドレスのどちかを選択し前記拡張ア
ドレスバスの上位８ビットに出力する第２の選択回路と
、前記第１及び第２の選択回路に供給する選択信号を発
生する選択信号発生回路を前記情報処理装置内に有する
ことを特徴とするＩ／Ｏポートアドレス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13236290A JPH0432949A (ja) | 1990-05-22 | 1990-05-22 | Ｉ／ｏポートアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13236290A JPH0432949A (ja) | 1990-05-22 | 1990-05-22 | Ｉ／ｏポートアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432949A true JPH0432949A (ja) | 1992-02-04 |
Family
ID=15079595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13236290A Pending JPH0432949A (ja) | 1990-05-22 | 1990-05-22 | Ｉ／ｏポートアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158622A (en) * | 1998-02-12 | 2000-12-12 | Nihon Kim Co., Ltd. | Closure to be attached to a container |
-
1990
- 1990-05-22 JP JP13236290A patent/JPH0432949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158622A (en) * | 1998-02-12 | 2000-12-12 | Nihon Kim Co., Ltd. | Closure to be attached to a container |
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