JPS6231090A - Refresh system for dynamic ram - Google Patents
Refresh system for dynamic ramInfo
- Publication number
- JPS6231090A JPS6231090A JP60169530A JP16953085A JPS6231090A JP S6231090 A JPS6231090 A JP S6231090A JP 60169530 A JP60169530 A JP 60169530A JP 16953085 A JP16953085 A JP 16953085A JP S6231090 A JPS6231090 A JP S6231090A
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- Japan
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- refresh
- signal
- circuit
- ram
- address strobe
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- Pending
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部にリフレッシュ回路を設けたマイクロ
プロセッサによるダイナミックＲＡＭのリフレッシュ方
式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a dynamic RAM refresh method using a microprocessor provided with an external refresh circuit.
ダイナミックＲＡＭ （ｄｙｎａｍｉｃ ＲＡＭ、Ｄ−
ＲＡＭ）は、全領域に亘り、一定時間ごとに、読み直し
くリフレッシュ）を行なう必要があるため、従来、ソフ
トウェアまたはハードウェアにより、タイマを構成し、
このタイマを一定時間ごとに作動させてリフレッシュを
行なっている。Dynamic RAM (dynamic RAM, D-
Because it is necessary to reread or refresh the entire area of RAM (RAM) at regular intervals, conventionally, a timer is configured using software or hardware.
This timer is activated at regular intervals to perform refresh.
しかし、前記ソフトウェアタイマは、プログラムの一部
がリフレッシュに割り当てられるため、１プログラムの
実行に要する時間が長くなるという問題点があり、一方
、ハードウェアタイマは、前記ソフトウェアタイマに比
べ、リフレッシュを短時間で行なうことができる上、Ｄ
ＭＡ（ｄｉｒｅｃｔｍｅ＠ｏｒｙ ａｃｃｅｓｓ）デバ
イスにおいては、さらに短時間でリフレッシュを行なう
ことができるが周辺回路が必要となり、割高になるとい
う問題点があった・
〔問題点を解決するための手段〕
この発明は、非同期マイクロプロセッサからのアドレス
ストローブ信号より、リフレッシュのための信号を形成
し、この信号により、ダイナミックＲＡＭをリフレッシ
ュするようにしている。However, the software timer has a problem in that the time required to execute one program is longer because a part of the program is allocated for refresh.On the other hand, the hardware timer has a shorter refresh time than the software timer. D
MA (directme@ory access) devices can refresh in a shorter time, but require peripheral circuits and are expensive. [Means for solving the problem] This invention forms a refresh signal from an address strobe signal from an asynchronous microprocessor, and uses this signal to refresh the dynamic RAM.
この発明の一実施例を図面に基づき説明する。 An embodiment of this invention will be described based on the drawings.
第１図はこの実施例に用いるマイクロコンピュータにお
けるリフレッシュ機構の概略図である０図において、１
は外部にリフレッシュ回路３を設（すだマイクロプロセ
ッサ（非同期マイクロプロセッサ）で、各ＣＰＵサイク
ルの初めに、アドレスストローブ信号を出力している。FIG. 1 is a schematic diagram of the refresh mechanism in the microcomputer used in this embodiment.
is equipped with an external refresh circuit 3 (Suda microprocessor (asynchronous microprocessor)), which outputs an address strobe signal at the beginning of each CPU cycle.
２はリフレッシュ信号発生回路で、前記マイクロプロセ
ッサ１からのアドレスストローブ信号から、このマイク
ロプロセッサ１が待ち状態にならないような信号幅を有
するリフレッシュのための信号（リフレッシュ信号）を
形成し、このリフレッシュ信号をリフレッシュ回路３を
介してＤ−ＲＡＭ ４に供給している。また、この実施
例では、この回路２により、リフレッシュ終了後、メモ
リアクセス信号を発生している。５はデータ送受信確認
回路で、前記メモリアクセス信号より、データ送受信確
認信号を形成し、このデータ送受信確認信号を前記非同
期マイクロプロセッサ１に供給している。Reference numeral 2 denotes a refresh signal generation circuit, which generates a refresh signal (refresh signal) having a signal width such that the microprocessor 1 does not go into a waiting state from the address strobe signal from the microprocessor 1; is supplied to the D-RAM 4 via the refresh circuit 3. Further, in this embodiment, the circuit 2 generates a memory access signal after refreshing is completed. Reference numeral 5 denotes a data transmission/reception confirmation circuit which forms a data transmission/reception confirmation signal from the memory access signal and supplies this data transmission/reception confirmation signal to the asynchronous microprocessor 1.
次に、作用を説明する。Next, the effect will be explained.
非同期マイクロプロセッサｌから、アドレスストローブ
信号が出力されると（第２図（ａ）参照）、リフレッシ
ュ信号発生回路２は、このアドレスストローブ信号を入
力して、リフレッシュ信号を形成し、このリフレッシュ
信号をリフレッシュ回路３を介してＤ−ＲＡＭ ４に入
力する（第２図（ｂ）参照）。When an address strobe signal is output from the asynchronous microprocessor l (see FIG. 2(a)), the refresh signal generation circuit 2 inputs this address strobe signal, forms a refresh signal, and converts this refresh signal into a refresh signal. The data is input to the D-RAM 4 via the refresh circuit 3 (see FIG. 2(b)).
そして、前記リフレッシュ信号により、Ｄ−ＲＡＭ４が
リフレッシュされると、前記リフレッシュ信号発生回路
２により、メモリアクセス信号が発生され（第２図（ｃ
）参照）、データ送受信確認回路５に入力される。Then, when the D-RAM 4 is refreshed by the refresh signal, the refresh signal generation circuit 2 generates a memory access signal (FIG. 2(c)
) is input to the data transmission/reception confirmation circuit 5.
すると、データ送受信確認回路５により、データ送受信
確認信号が前記非同期マイクロプロセッサｌに入力され
（第２図（ｄ）参照）、非同期マイクロプロセッサ１で
データ送受信の認知が行なわれる。Then, the data transmission/reception confirmation circuit 5 inputs a data transmission/reception confirmation signal to the asynchronous microprocessor 1 (see FIG. 2(d)), and the asynchronous microprocessor 1 recognizes the data transmission/reception.
そして、次のＩ ＣＰＵサイクルが開始されると、アド
レスストローブ信号が再び非同期マイクロプロセッサ１
から出力され、リフレッシュ信号回路２に入力される。Then, when the next I CPU cycle is started, the address strobe signal is again applied to the asynchronous microprocessor 1.
The signal is output from the refresh signal circuit 2 and input to the refresh signal circuit 2.
リフレッシュ信号発生回路２では、上述したように、こ
のアドレスストローブ信号を入力してリフレッシュ信号
を形成し、このリフレッシュ信号をリフレッシュ回路３
を介してＤ−ＲＡＭ ４に入力し、リフレッシュを行な
う。As described above, the refresh signal generating circuit 2 inputs this address strobe signal to form a refresh signal, and this refresh signal is sent to the refresh circuit 3.
The data is input to the D-RAM 4 via the D-RAM 4 and refreshed.
この発明は、以上の構成としたため、プログラム実行時
間にほとんど影響を与えることなく、Ｄ−ＲＡＭのリフ
レッシュを行なうことができ、しかも、リフレッシュの
ための周辺回路が廉価になるという効果がある。With the above configuration, the present invention has the advantage that the D-RAM can be refreshed with almost no effect on the program execution time, and the peripheral circuitry for refreshing can be inexpensive.
第１図はこの発明の一実施例を示すブロック図、第２図
（ａ）、（ｂ）、（Ｃ）、（ｄ）はそれぞれ第１図に示
す回路のタイミングチャートである。
図において、１は非同期マイクロプロセッサ、２はリフ
レッシュ信号発生回路、３はリフレッシュ回路、４はＤ
−ＲＡＭである。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIGS. 2(a), (b), (C), and (d) are timing charts of the circuit shown in FIG. 1, respectively. In the figure, 1 is an asynchronous microprocessor, 2 is a refresh signal generation circuit, 3 is a refresh circuit, and 4 is a D
-RAM.
Claims (1)
らのアドレスストローブ信号より、信号発生回路で信号
を発生させ、この信号を前記リフレッシュ回路を介して
ダイナミックＲＡＭに入力し、ダイナミックＲＡＭをリ
フレッシュすることを特徴とするダイナミックＲＡＭの
リフレッシュ方式。A signal generation circuit generates a signal based on an address strobe signal from a microprocessor provided with an external refresh circuit, and this signal is input to the dynamic RAM via the refresh circuit to refresh the dynamic RAM. Dynamic RAM refresh method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169530A JPS6231090A (en) | 1985-07-31 | 1985-07-31 | Refresh system for dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169530A JPS6231090A (en) | 1985-07-31 | 1985-07-31 | Refresh system for dynamic ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231090A true JPS6231090A (en) | 1987-02-10 |
Family
ID=15888204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169530A Pending JPS6231090A (en) | 1985-07-31 | 1985-07-31 | Refresh system for dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231090A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848293A (en) * | 1981-09-16 | 1983-03-22 | Canon Inc | Memory refreshing device |
| JPS61120396A (en) * | 1984-11-15 | 1986-06-07 | Nec Corp | Microprocessor |
-
1985
- 1985-07-31 JP JP60169530A patent/JPS6231090A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848293A (en) * | 1981-09-16 | 1983-03-22 | Canon Inc | Memory refreshing device |
| JPS61120396A (en) * | 1984-11-15 | 1986-06-07 | Nec Corp | Microprocessor |
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