JPS6231090A - ダイナミツクｒａｍのリフレツシユ方式 - Google Patents
ダイナミツクｒａｍのリフレツシユ方式Info
- Publication number
- JPS6231090A JPS6231090A JP60169530A JP16953085A JPS6231090A JP S6231090 A JPS6231090 A JP S6231090A JP 60169530 A JP60169530 A JP 60169530A JP 16953085 A JP16953085 A JP 16953085A JP S6231090 A JPS6231090 A JP S6231090A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- circuit
- ram
- address strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部にリフレッシュ回路を設けたマイクロ
プロセッサによるダイナミックＲＡＭのリフレッシュ方
式に関する。
プロセッサによるダイナミックＲＡＭのリフレッシュ方
式に関する。
ダイナミックＲＡＭ （ｄｙｎａｍｉｃ ＲＡＭ、Ｄ−
ＲＡＭ）は、全領域に亘り、一定時間ごとに、読み直し
くリフレッシュ）を行なう必要があるため、従来、ソフ
トウェアまたはハードウェアにより、タイマを構成し、
このタイマを一定時間ごとに作動させてリフレッシュを
行なっている。
ＲＡＭ）は、全領域に亘り、一定時間ごとに、読み直し
くリフレッシュ）を行なう必要があるため、従来、ソフ
トウェアまたはハードウェアにより、タイマを構成し、
このタイマを一定時間ごとに作動させてリフレッシュを
行なっている。
しかし、前記ソフトウェアタイマは、プログラムの一部
がリフレッシュに割り当てられるため、１プログラムの
実行に要する時間が長くなるという問題点があり、一方
、ハードウェアタイマは、前記ソフトウェアタイマに比
べ、リフレッシュを短時間で行なうことができる上、Ｄ
ＭＡ（ｄｉｒｅｃｔｍｅ＠ｏｒｙ ａｃｃｅｓｓ）デバ
イスにおいては、さらに短時間でリフレッシュを行なう
ことができるが周辺回路が必要となり、割高になるとい
う問題点があった・ 〔問題点を解決するための手段〕 この発明は、非同期マイクロプロセッサからのアドレス
ストローブ信号より、リフレッシュのための信号を形成
し、この信号により、ダイナミックＲＡＭをリフレッシ
ュするようにしている。
がリフレッシュに割り当てられるため、１プログラムの
実行に要する時間が長くなるという問題点があり、一方
、ハードウェアタイマは、前記ソフトウェアタイマに比
べ、リフレッシュを短時間で行なうことができる上、Ｄ
ＭＡ（ｄｉｒｅｃｔｍｅ＠ｏｒｙ ａｃｃｅｓｓ）デバ
イスにおいては、さらに短時間でリフレッシュを行なう
ことができるが周辺回路が必要となり、割高になるとい
う問題点があった・ 〔問題点を解決するための手段〕 この発明は、非同期マイクロプロセッサからのアドレス
ストローブ信号より、リフレッシュのための信号を形成
し、この信号により、ダイナミックＲＡＭをリフレッシ
ュするようにしている。
この発明の一実施例を図面に基づき説明する。
第１図はこの実施例に用いるマイクロコンピュータにお
けるリフレッシュ機構の概略図である０図において、１
は外部にリフレッシュ回路３を設（すだマイクロプロセ
ッサ（非同期マイクロプロセッサ）で、各ＣＰＵサイク
ルの初めに、アドレスストローブ信号を出力している。
けるリフレッシュ機構の概略図である０図において、１
は外部にリフレッシュ回路３を設（すだマイクロプロセ
ッサ（非同期マイクロプロセッサ）で、各ＣＰＵサイク
ルの初めに、アドレスストローブ信号を出力している。
２はリフレッシュ信号発生回路で、前記マイクロプロセ
ッサ１からのアドレスストローブ信号から、このマイク
ロプロセッサ１が待ち状態にならないような信号幅を有
するリフレッシュのための信号（リフレッシュ信号）を
形成し、このリフレッシュ信号をリフレッシュ回路３を
介してＤ−ＲＡＭ ４に供給している。また、この実施
例では、この回路２により、リフレッシュ終了後、メモ
リアクセス信号を発生している。５はデータ送受信確認
回路で、前記メモリアクセス信号より、データ送受信確
認信号を形成し、このデータ送受信確認信号を前記非同
期マイクロプロセッサ１に供給している。
ッサ１からのアドレスストローブ信号から、このマイク
ロプロセッサ１が待ち状態にならないような信号幅を有
するリフレッシュのための信号（リフレッシュ信号）を
形成し、このリフレッシュ信号をリフレッシュ回路３を
介してＤ−ＲＡＭ ４に供給している。また、この実施
例では、この回路２により、リフレッシュ終了後、メモ
リアクセス信号を発生している。５はデータ送受信確認
回路で、前記メモリアクセス信号より、データ送受信確
認信号を形成し、このデータ送受信確認信号を前記非同
期マイクロプロセッサ１に供給している。
次に、作用を説明する。
非同期マイクロプロセッサｌから、アドレスストローブ
信号が出力されると（第２図（ａ）参照）、リフレッシ
ュ信号発生回路２は、このアドレスストローブ信号を入
力して、リフレッシュ信号を形成し、このリフレッシュ
信号をリフレッシュ回路３を介してＤ−ＲＡＭ ４に入
力する（第２図（ｂ）参照）。
信号が出力されると（第２図（ａ）参照）、リフレッシ
ュ信号発生回路２は、このアドレスストローブ信号を入
力して、リフレッシュ信号を形成し、このリフレッシュ
信号をリフレッシュ回路３を介してＤ−ＲＡＭ ４に入
力する（第２図（ｂ）参照）。
そして、前記リフレッシュ信号により、Ｄ−ＲＡＭ４が
リフレッシュされると、前記リフレッシュ信号発生回路
２により、メモリアクセス信号が発生され（第２図（ｃ
）参照）、データ送受信確認回路５に入力される。
リフレッシュされると、前記リフレッシュ信号発生回路
２により、メモリアクセス信号が発生され（第２図（ｃ
）参照）、データ送受信確認回路５に入力される。
すると、データ送受信確認回路５により、データ送受信
確認信号が前記非同期マイクロプロセッサｌに入力され
（第２図（ｄ）参照）、非同期マイクロプロセッサ１で
データ送受信の認知が行なわれる。
確認信号が前記非同期マイクロプロセッサｌに入力され
（第２図（ｄ）参照）、非同期マイクロプロセッサ１で
データ送受信の認知が行なわれる。
そして、次のＩ ＣＰＵサイクルが開始されると、アド
レスストローブ信号が再び非同期マイクロプロセッサ１
から出力され、リフレッシュ信号回路２に入力される。
レスストローブ信号が再び非同期マイクロプロセッサ１
から出力され、リフレッシュ信号回路２に入力される。
リフレッシュ信号発生回路２では、上述したように、こ
のアドレスストローブ信号を入力してリフレッシュ信号
を形成し、このリフレッシュ信号をリフレッシュ回路３
を介してＤ−ＲＡＭ ４に入力し、リフレッシュを行な
う。
のアドレスストローブ信号を入力してリフレッシュ信号
を形成し、このリフレッシュ信号をリフレッシュ回路３
を介してＤ−ＲＡＭ ４に入力し、リフレッシュを行な
う。
この発明は、以上の構成としたため、プログラム実行時
間にほとんど影響を与えることなく、Ｄ−ＲＡＭのリフ
レッシュを行なうことができ、しかも、リフレッシュの
ための周辺回路が廉価になるという効果がある。
間にほとんど影響を与えることなく、Ｄ−ＲＡＭのリフ
レッシュを行なうことができ、しかも、リフレッシュの
ための周辺回路が廉価になるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
（ａ）、（ｂ）、（Ｃ）、（ｄ）はそれぞれ第１図に示
す回路のタイミングチャートである。 図において、１は非同期マイクロプロセッサ、２はリフ
レッシュ信号発生回路、３はリフレッシュ回路、４はＤ
−ＲＡＭである。
（ａ）、（ｂ）、（Ｃ）、（ｄ）はそれぞれ第１図に示
す回路のタイミングチャートである。 図において、１は非同期マイクロプロセッサ、２はリフ
レッシュ信号発生回路、３はリフレッシュ回路、４はＤ
−ＲＡＭである。
Claims (1)
- 外部にリフレッシュ回路を設けたマイクロプロセッサか
らのアドレスストローブ信号より、信号発生回路で信号
を発生させ、この信号を前記リフレッシュ回路を介して
ダイナミックＲＡＭに入力し、ダイナミックＲＡＭをリ
フレッシュすることを特徴とするダイナミックＲＡＭの
リフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169530A JPS6231090A (ja) | 1985-07-31 | 1985-07-31 | ダイナミツクｒａｍのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169530A JPS6231090A (ja) | 1985-07-31 | 1985-07-31 | ダイナミツクｒａｍのリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231090A true JPS6231090A (ja) | 1987-02-10 |
Family
ID=15888204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169530A Pending JPS6231090A (ja) | 1985-07-31 | 1985-07-31 | ダイナミツクｒａｍのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231090A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848293A (ja) * | 1981-09-16 | 1983-03-22 | Canon Inc | メモリのリフレツシユ装置 |
| JPS61120396A (ja) * | 1984-11-15 | 1986-06-07 | Nec Corp | マイクロ・プロセッサ |
-
1985
- 1985-07-31 JP JP60169530A patent/JPS6231090A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848293A (ja) * | 1981-09-16 | 1983-03-22 | Canon Inc | メモリのリフレツシユ装置 |
| JPS61120396A (ja) * | 1984-11-15 | 1986-06-07 | Nec Corp | マイクロ・プロセッサ |
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