JPS6231092A - メモリ回路 - Google Patents
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- JPS6231092A JPS6231092A JP61019418A JP1941886A JPS6231092A JP S6231092 A JPS6231092 A JP S6231092A JP 61019418 A JP61019418 A JP 61019418A JP 1941886 A JP1941886 A JP 1941886A JP S6231092 A JPS6231092 A JP S6231092A
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- 239000003990 capacitor Substances 0.000 claims abstract description 49
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000007599 discharging Methods 0.000 claims description 2
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１トランジスタ型メモリセルを有するダイナミ
ックメモリに関し、特にセンス・アンプ回路に関する。
ックメモリに関し、特にセンス・アンプ回路に関する。
１トランジスタ型メモリセルを有するダイナミック働メ
モリにおいて、一対のビット線に接続されたメモリ・セ
ル情報を増幅するセンス・アンプ回路には互いに交差し
て接続された２つのトランジスタよりなるフリップ・フ
ロップが用いられている。このセンス・アンプ回路は、
一方のビット線に現われるメモリセル情報と宅方のビッ
ト線のリファレンス電圧の差信号を増幅している。
モリにおいて、一対のビット線に接続されたメモリ・セ
ル情報を増幅するセンス・アンプ回路には互いに交差し
て接続された２つのトランジスタよりなるフリップ・フ
ロップが用いられている。このセンス・アンプ回路は、
一方のビット線に現われるメモリセル情報と宅方のビッ
ト線のリファレンス電圧の差信号を増幅している。
以下、図面を用いてこの従来例を説明する。第３図はセ
ンス・アンプ回路の従来例の回路図である。このリファ
レンス電圧の発生方法として、増幅動作の終了して一方
が略電源電圧に、宅方が略接地電位となって一対のビッ
ト線を互いに短絡し、電源電圧に充電されたビット線の
電荷を宅方に流入させ、両ビット線を電源電圧の略１／
２の電圧に設定し、これをリファレンス電圧とする方法
がある。
ンス・アンプ回路の従来例の回路図である。このリファ
レンス電圧の発生方法として、増幅動作の終了して一方
が略電源電圧に、宅方が略接地電位となって一対のビッ
ト線を互いに短絡し、電源電圧に充電されたビット線の
電荷を宅方に流入させ、両ビット線を電源電圧の略１／
２の電圧に設定し、これをリファレンス電圧とする方法
がある。
以下、図面を用いてこの従来例を説明する。第３図はセ
ンス・アンプ回路の従来例の回路図である。このセンス
・アンプ回路は、一対のビット線Ｂ、Ｂに対して設けら
れ、トランジスタＱｔ 、 Ｑｉよ）なるフリップ・７
０ツブ、トランジスタＱ３〜Ｑｔｏｓ 同一容量のコン
デンサＣ１，Ｃ，よりなる２個のアクティブ−プルアッ
プ回路、両ビット線Ｂ、Ｂｉ短絡するトランジスタＱ１
ｔｓ さらに、７リツプ・フロップの共通節点を接地す
るトランジスタＱｗｔによ多構成されている。各ビット
線Ｂ。
ンス・アンプ回路の従来例の回路図である。このセンス
・アンプ回路は、一対のビット線Ｂ、Ｂに対して設けら
れ、トランジスタＱｔ 、 Ｑｉよ）なるフリップ・７
０ツブ、トランジスタＱ３〜Ｑｔｏｓ 同一容量のコン
デンサＣ１，Ｃ，よりなる２個のアクティブ−プルアッ
プ回路、両ビット線Ｂ、Ｂｉ短絡するトランジスタＱ１
ｔｓ さらに、７リツプ・フロップの共通節点を接地す
るトランジスタＱｗｔによ多構成されている。各ビット
線Ｂ。
Ｂにはワード線ＷＬ、 、 ＷＬ、が交差し、ゲートが
ワード線に接続されたメモリセルトランジスタＱ。
ワード線に接続されたメモリセルトランジスタＱ。
とコンデンサＣ１１ｌを有するメモリセルＭｃが周知の
方法によって配されている。この回路の動作について第
４図を参照して説明する。時刻Ｔ１にパルス１２１．が
立ち上が９、リセット拳プリチャージ期間に入る。これ
に伴ない短絡用トランジスタＱｌｔがオンして一方が略
Ｖｃｃ宅方が略接地であったビット線Ｂ、Ｂが短絡され
、ビット線Ｂ、Ｂはそれらの中間電位である基準電位Ｌ
（略１／２Ｖｅｃ ）に変化する。次にＴ！で鏝、に応
答してトランジスタＱｓ 、 Ｑｙがオンし、それぞれ
コンデンサＣｔ ｒ Ｃｔ’ｔ Ｖｃｅに充電する。こ
の時、トランジスタＱｇ 、 Ｑｔｏのドレインにもり
、のハイレベル、すなわちＶｃｃが印加されるがこれら
のトランジスタＱａ 、 Ｑｌ。ゲートは略ｔ／ｚＶｃ
ｃであるからトランジスタＱ・＊Ｑｔｏはオフしている
。次に時刻Ｔ４にビット線Ｂに接続されたメモリセルが
ワード線（ＷＬ２）によって選択され、ビット線Ｂの電
位がこの時のメモリセルのストア情報１０＃に応答して
微小に低下する。次に時刻Ｔ５でパルスｐ１が立上シ、
これによってトランジスタＱ１ｚがオンし、トランジス
タＱ！、（ｈによるクリップ・フロップを活性化し、低
電位側のビット線Ｂを放電し、ビート線Ｂ、Ｈの電位差
を略ｔ／ｚＶｃｃＫ増幅する。
方法によって配されている。この回路の動作について第
４図を参照して説明する。時刻Ｔ１にパルス１２１．が
立ち上が９、リセット拳プリチャージ期間に入る。これ
に伴ない短絡用トランジスタＱｌｔがオンして一方が略
Ｖｃｃ宅方が略接地であったビット線Ｂ、Ｂが短絡され
、ビット線Ｂ、Ｂはそれらの中間電位である基準電位Ｌ
（略１／２Ｖｅｃ ）に変化する。次にＴ！で鏝、に応
答してトランジスタＱｓ 、 Ｑｙがオンし、それぞれ
コンデンサＣｔ ｒ Ｃｔ’ｔ Ｖｃｅに充電する。こ
の時、トランジスタＱｇ 、 Ｑｔｏのドレインにもり
、のハイレベル、すなわちＶｃｃが印加されるがこれら
のトランジスタＱａ 、 Ｑｌ。ゲートは略ｔ／ｚＶｃ
ｃであるからトランジスタＱ・＊Ｑｔｏはオフしている
。次に時刻Ｔ４にビット線Ｂに接続されたメモリセルが
ワード線（ＷＬ２）によって選択され、ビット線Ｂの電
位がこの時のメモリセルのストア情報１０＃に応答して
微小に低下する。次に時刻Ｔ５でパルスｐ１が立上シ、
これによってトランジスタＱ１ｚがオンし、トランジス
タＱ！、（ｈによるクリップ・フロップを活性化し、低
電位側のビット線Ｂを放電し、ビート線Ｂ、Ｈの電位差
を略ｔ／ｚＶｃｃＫ増幅する。
この時、トランジスタＱ１゜はオンしてゴンデンサＣ鵞
の電荷を放電し、宅方トランジスタＱ６はオフのままで
ありコンデンサＣ！の電荷は放電されない。次に時刻Ｔ
６でパルスφ、が立上ル、これに伴まってトランジスタ
Ｑ４のゲート電位はコンデンサＣ１を通して電源電位以
上に昇圧される。
の電荷を放電し、宅方トランジスタＱ６はオフのままで
ありコンデンサＣ！の電荷は放電されない。次に時刻Ｔ
６でパルスφ、が立上ル、これに伴まってトランジスタ
Ｑ４のゲート電位はコンデンサＣ１を通して電源電位以
上に昇圧される。
よってトランジスタＱ４はオンし、またトランジスタＱ
ｓもオンしているためビット線Ｂａ）ランジスタＱａ
、 Ｑｉを通してＶｃｃ Ｋ昇圧される。宅方この時ト
ランジスタＱ＄はオンしているためビット線Ｂへのｖｏ
の印加は行なわれない。以上で増幅動作が完了し、再び
ビット線の短絡によるリファレンス電圧生成に戻って行
く。
ｓもオンしているためビット線Ｂａ）ランジスタＱａ
、 Ｑｉを通してＶｃｃ Ｋ昇圧される。宅方この時ト
ランジスタＱ＄はオンしているためビット線Ｂへのｖｏ
の印加は行なわれない。以上で増幅動作が完了し、再び
ビット線の短絡によるリファレンス電圧生成に戻って行
く。
ここで、ビット線Ｂ、Ｂの短絡によるリファレンス■１
の値を求める。一対のビット線Ｂ、Ｂは全く等しい容量
を持つように設計されており、こｔｉｎ Ｃｓとする。
の値を求める。一対のビット線Ｂ、Ｂは全く等しい容量
を持つように設計されており、こｔｉｎ Ｃｓとする。
増幅完了時には一方のビット線−のみが電源電圧ｖｃｅ
にあるため、短絡後の電位Ｖ。
にあるため、短絡後の電位Ｖ。
（リファレンス電圧）はおよそ次式で表わされる。
Ｃ１
ｖ、 ＝ Ｖｅｃ ＝ Ｖｃｃ （Ｖｃｃ
： ’［原電圧）２０、 ２ しかしながら、厳密には上式の値とはならない。
： ’［原電圧）２０、 ２ しかしながら、厳密には上式の値とはならない。
第３図から明らかなようにビット線Ｂ、Ｂを短絡すると
、その電荷は宅方のビット線だけでなく、低電位のビッ
トに接続されたトランジスタＱ１あるいはＱ！を通じて
フリップ・フロップの共通節点および同様に低電位のビ
ット線側のトランジスタＱ−あるいはＱｌｏを通じてコ
ンデンサＣ１あるいはＣ８へも流れ込む。従って、正確
には電位■。
、その電荷は宅方のビット線だけでなく、低電位のビッ
トに接続されたトランジスタＱ１あるいはＱ！を通じて
フリップ・フロップの共通節点および同様に低電位のビ
ット線側のトランジスタＱ−あるいはＱｌｏを通じてコ
ンデンサＣ１あるいはＣ８へも流れ込む。従って、正確
には電位■。
は次式で表わされ、電源電圧■６・の１よシ低い値とな
る。
る。
Ｖｍ＝ ” Ｖｅｅ＜ Ｖｅｃ −−（１）
ｚＣ，＋Ｃ，＋Ｃｓ ２ ここで、Ｃ８はコンデンサＣ１およびＣ２の容量値、Ｃ
８はクリップ・フロップの共通節点の容量値である。実
際のダイナミックＲＡＭでの各容量値はＣｍ ” ０．
５ ｐＦ、 ＣＡ”０．０５ ｐＦ％Ｃｓ ＝０．１
ｐＦ程度であシ、リファレンス電圧Ｖ３は電源電圧■ｃ
ｃの約４３％の電圧となる。すなわちｖ、＝Ｑ、４３Ｖ
ｃｃセある。 ゛ ここで基準電位■８は周知のようにセルの記憶情報に対
応する電圧、例えば６１”なら■ｃＣ％′０”なら接地
に対する比較基準電圧であるから、仮シに対応した読み
出し電圧ＶＵと■８の差電圧ＶＤＩは大きくな、６．
’ｏ’の記憶情報に対応したセル読み出し電圧ＶＩＯ
と■１の差電圧ＶゎＯは小さくなシ、読み出されたセル
の記憶情報によってセンスアンプの特性が変わるという
不都合が生じてしまう０ 〔発明が解決しようとする問題点〕 シ低いということは、センス・アンプ回路の増幅動作に
おいて、メモリセル情報の＠１”の読出しと、１０＃の
導出しとで増幅すべき差信号の大きさが異なることを意
味し、従来のセンス・アンプ回路は等しい動作マージン
を確保できないという問題点があった。
ｚＣ，＋Ｃ，＋Ｃｓ ２ ここで、Ｃ８はコンデンサＣ１およびＣ２の容量値、Ｃ
８はクリップ・フロップの共通節点の容量値である。実
際のダイナミックＲＡＭでの各容量値はＣｍ ” ０．
５ ｐＦ、 ＣＡ”０．０５ ｐＦ％Ｃｓ ＝０．１
ｐＦ程度であシ、リファレンス電圧Ｖ３は電源電圧■ｃ
ｃの約４３％の電圧となる。すなわちｖ、＝Ｑ、４３Ｖ
ｃｃセある。 ゛ ここで基準電位■８は周知のようにセルの記憶情報に対
応する電圧、例えば６１”なら■ｃＣ％′０”なら接地
に対する比較基準電圧であるから、仮シに対応した読み
出し電圧ＶＵと■８の差電圧ＶＤＩは大きくな、６．
’ｏ’の記憶情報に対応したセル読み出し電圧ＶＩＯ
と■１の差電圧ＶゎＯは小さくなシ、読み出されたセル
の記憶情報によってセンスアンプの特性が変わるという
不都合が生じてしまう０ 〔発明が解決しようとする問題点〕 シ低いということは、センス・アンプ回路の増幅動作に
おいて、メモリセル情報の＠１”の読出しと、１０＃の
導出しとで増幅すべき差信号の大きさが異なることを意
味し、従来のセンス・アンプ回路は等しい動作マージン
を確保できないという問題点があった。
ンス電圧を発生し、１０”、＠１”読出し時の動作マー
ジンをほぼ等しくしたセンス・アンプ回路を提供するこ
とにある。
ジンをほぼ等しくしたセンス・アンプ回路を提供するこ
とにある。
本発明によるメモリ回路は一対のビット線に接続される
一対の交差接続点でゲートとソースおよびドレインの一
方が互いに交差接続されソースおよびドレインの宅方が
共通節点に接続された一対のトランジスタを有するフリ
ップ・フロップと、該共通節点の重筋を放電することに
よって該７リツプ・フロップを活性化する手段と、フリ
ップ・フロップの活性による増幅終了後、高電位側のビ
ット線を昇圧するコンデンサを含みそれぞれのビ゛ット
線に設けられたプルアップ回路と、該一対のビット線を
短絡する短絡手段とを有するメモリ回路において、上記
コンデンサの容量と上記共通節点の容量の和式ｔ１は等
しい容量の付加コンデンサと、該付加コンデンサを上記
短絡手段の動作の前に電源電圧に充電し、上記短絡手段
の動作時に短絡されたビット線と電気接続するようにし
たことを特徴とする。
一対の交差接続点でゲートとソースおよびドレインの一
方が互いに交差接続されソースおよびドレインの宅方が
共通節点に接続された一対のトランジスタを有するフリ
ップ・フロップと、該共通節点の重筋を放電することに
よって該７リツプ・フロップを活性化する手段と、フリ
ップ・フロップの活性による増幅終了後、高電位側のビ
ット線を昇圧するコンデンサを含みそれぞれのビ゛ット
線に設けられたプルアップ回路と、該一対のビット線を
短絡する短絡手段とを有するメモリ回路において、上記
コンデンサの容量と上記共通節点の容量の和式ｔ１は等
しい容量の付加コンデンサと、該付加コンデンサを上記
短絡手段の動作の前に電源電圧に充電し、上記短絡手段
の動作時に短絡されたビット線と電気接続するようにし
たことを特徴とする。
（１）式で示したようにリファレンス電圧はビット線容
量およびセンス・アンプ回路の寄生容量とで決定されて
いる。本発明では、予め電源電圧に充電された付加コン
デンサをビット線に短絡するため、このコンデンサ容量
’ｋ Ｃｘとし、これを電源電圧■ｃｃに充電してあり
たと仮定すると、リファレンス電圧Ｖ、は次式 ％式％ 圧を得ることができる。従って、センス・アンプ回路の
動作は′０”、′１”読出しにおいてほぼ等しくなシ、
動作マージンのアンバランスをなくすことができる。
量およびセンス・アンプ回路の寄生容量とで決定されて
いる。本発明では、予め電源電圧に充電された付加コン
デンサをビット線に短絡するため、このコンデンサ容量
’ｋ Ｃｘとし、これを電源電圧■ｃｃに充電してあり
たと仮定すると、リファレンス電圧Ｖ、は次式 ％式％ 圧を得ることができる。従って、センス・アンプ回路の
動作は′０”、′１”読出しにおいてほぼ等しくなシ、
動作マージンのアンバランスをなくすことができる。
本発明の第１の実施例について第１図を参照して説明す
る。第１図において第３図と対応する部分は同一の参照
符号によって示す。本実施例では第３図の短絡用トラン
ジスタＱｌｌに代って、ビット線Ｂと共通節点Ｎｃとを
短絡するトランジスタＱ、。とビット線Ｂと共通節点Ｎ
ｃとを短絡するトランジスタＱ！１ｆｔ設け、これらの
トランジスタＱ、。、Ｑｚｔ！クロックρ、によってオ
ンさせることによってビット線Ｂ、Ｂ共通節点を同時に
短絡する。コンデンサＣ１は節点Ｎｅの容量Ｃ１とコン
デンサＣ１，Ｃ，の容量Ｃ１の和の容量を有する。
る。第１図において第３図と対応する部分は同一の参照
符号によって示す。本実施例では第３図の短絡用トラン
ジスタＱｌｌに代って、ビット線Ｂと共通節点Ｎｃとを
短絡するトランジスタＱ、。とビット線Ｂと共通節点Ｎ
ｃとを短絡するトランジスタＱ！１ｆｔ設け、これらの
トランジスタＱ、。、Ｑｚｔ！クロックρ、によってオ
ンさせることによってビット線Ｂ、Ｂ共通節点を同時に
短絡する。コンデンサＣ１は節点Ｎｅの容量Ｃ１とコン
デンサＣ１，Ｃ，の容量Ｃ１の和の容量を有する。
コンデンサＣＩの一端は接地され、他端はクロックφ２
．をゲートに受ける充電トランジスタＱＣｓを介して電
源ｖｃｃに接続される。このコンデンサＣ！の他端はグ
ー）Ｋクロックφ、が印加されたトランジスタＱｕを介
して共通節点Ｎｃに接続される。
．をゲートに受ける充電トランジスタＱＣｓを介して電
源ｖｃｃに接続される。このコンデンサＣ！の他端はグ
ー）Ｋクロックφ、が印加されたトランジスタＱｕを介
して共通節点Ｎｃに接続される。
第５図を参照して第１図の実施例の動作について説明す
る。時刻Ｔ！以前はパルスφ２．が高レベルでアシ、コ
ンデンサＣ８は■ｃｃに充電されている。時刻Ｔ１でパ
ルス５２５．が立上シトランジスタＱ、。、Ｑ２１をオ
ンさせてビット線Ｂ、Ｂおよび共通節点Ｎｃを短絡する
。これによりビット線Ｂ。
る。時刻Ｔ！以前はパルスφ２．が高レベルでアシ、コ
ンデンサＣ８は■ｃｃに充電されている。時刻Ｔ１でパ
ルス５２５．が立上シトランジスタＱ、。、Ｑ２１をオ
ンさせてビット線Ｂ、Ｂおよび共通節点Ｎｃを短絡する
。これによりビット線Ｂ。
Ｂの電位は上記（１）式で与えられる中間電位へと移行
する。時刻Ｔ３でパルスφａｔ立上らせてトランジスタ
Ｑｚｘｆｒ、オンさせてコンデンサＣ８に充電された電
荷を節点Ｎｃおよびビット線Ｂ、ＢにトランジスタＱ、
・ｔ Ｑｔｔを介して伝達する。これによって（２）式
で示したようにビット線Ｂ、Ｂの電位はは１１ Ｖｃ
ｅへと補正される。時刻Ｔ４でパルス５２１、が立上）
、第１図の場合と同様にしてコンデンサＣ１＊ Ｃ，が
■ｅｃに充電され、時刻Ｔ５でパルスｇ、、φｃｔＩ２
ｉｐが立下シリセット期間は終了する。
する。時刻Ｔ３でパルスφａｔ立上らせてトランジスタ
Ｑｚｘｆｒ、オンさせてコンデンサＣ８に充電された電
荷を節点Ｎｃおよびビット線Ｂ、ＢにトランジスタＱ、
・ｔ Ｑｔｔを介して伝達する。これによって（２）式
で示したようにビット線Ｂ、Ｂの電位はは１１ Ｖｃ
ｅへと補正される。時刻Ｔ４でパルス５２１、が立上）
、第１図の場合と同様にしてコンデンサＣ１＊ Ｃ，が
■ｅｃに充電され、時刻Ｔ５でパルスｇ、、φｃｔＩ２
ｉｐが立下シリセット期間は終了する。
時刻Ｔ５で＄２１ｅが立下ってトランジスタＱｚｚがオ
フし、コンデンサＣ！は節点Ｎｃから分離されているた
めコンデンサＣ！の充電が可能と々るためΦ２．は立上
ってコンデンサＣｘの充電を行なう。
フし、コンデンサＣ！は節点Ｎｃから分離されているた
めコンデンサＣ！の充電が可能と々るためΦ２．は立上
ってコンデンサＣｘの充電を行なう。
宅方時刻Ｔ７でワード線の一つが（例えばＷＬ、）選択
されてビット線（例えはＢ）にセル情報（例えは＠′０
”）が読み出される。時刻Ｔａでパルスφ、が立上シフ
リップ・フロップ（Ｑｌ、 Ｑ−）が活性化してビット
線Ｂ、Ｂ間の電位差を略−ｖＣｅ迄に拡大する。次に時
刻Ｔ・でパルスφ、を立上らせ、高電位側のビット線Ｂ
側のトランジスタＱａ 、 Ｑｓをオンさせてビット線
Ｂの電位’ｋＶｃｃへ昇圧させて増幅動作は完了する。
されてビット線（例えはＢ）にセル情報（例えは＠′０
”）が読み出される。時刻Ｔａでパルスφ、が立上シフ
リップ・フロップ（Ｑｌ、 Ｑ−）が活性化してビット
線Ｂ、Ｂ間の電位差を略−ｖＣｅ迄に拡大する。次に時
刻Ｔ・でパルスφ、を立上らせ、高電位側のビット線Ｂ
側のトランジスタＱａ 、 Ｑｓをオンさせてビット線
Ｂの電位’ｋＶｃｃへ昇圧させて増幅動作は完了する。
本発明によればコンデンサＣｘに充電された電荷によっ
てビット線Ｂ、Ｂのプリチャージ電圧をほぼ一■ｃｃに
設定することができ、セルからの＠１＃レベルの読み出
しに対しても、′０＃レベルの読み出しに対しても同一
の差電圧Ｖ、ｌ、 Ｖ、。をセンスアンプに与えること
ができる。ただし実際にセンスアンプの入力点に与えら
れる電圧はＫ −Ｖ、ｌ（Ｖ、。）（Ｋはビット線の容
量ＣＩとセルの容量Ｃヨとの容量分割できまる係数で１
よシ小さい値）となる。
てビット線Ｂ、Ｂのプリチャージ電圧をほぼ一■ｃｃに
設定することができ、セルからの＠１＃レベルの読み出
しに対しても、′０＃レベルの読み出しに対しても同一
の差電圧Ｖ、ｌ、 Ｖ、。をセンスアンプに与えること
ができる。ただし実際にセンスアンプの入力点に与えら
れる電圧はＫ −Ｖ、ｌ（Ｖ、。）（Ｋはビット線の容
量ＣＩとセルの容量Ｃヨとの容量分割できまる係数で１
よシ小さい値）となる。
次に第２図を参照して本発明の第２の実施例について説
明する。
明する。
本実施例ではビット線ＢとコンデンサＣ！の充電１１１
１Ｎ、、！：をトランジスタＱｚｚ’で接続し、ビット
線Ｂと充電端ＮＡとをトランジスタＱ２１′で接続し、
パルス５２１．によってトランジスタＱｚｏ’ ｒ Ｑ
冨ｌ′をオンさせてコンデンサＣ８の充電端Ｎ１、ビッ
ト線Ｂ 、 Ｂ′ｆｔ：同時に短絡するようにしたもの
である。
１Ｎ、、！：をトランジスタＱｚｚ’で接続し、ビット
線Ｂと充電端ＮＡとをトランジスタＱ２１′で接続し、
パルス５２１．によってトランジスタＱｚｏ’ ｒ Ｑ
冨ｌ′をオンさせてコンデンサＣ８の充電端Ｎ１、ビッ
ト線Ｂ 、 Ｂ′ｆｔ：同時に短絡するようにしたもの
である。
本実施例では第１図のトランジスタＱｌおよびパルスφ
、が不用となっている点を除いて第１図の回路と同様の
動作をするものである。
、が不用となっている点を除いて第１図の回路と同様の
動作をするものである。
このように第１、第２の実施例とも、コンデンサＣｘの
容量は、（３）式を満たすように、すなわちコンデンサ
Ｃ１，Ｃ，の容量と７リツプ・フロップの共通節点の容
量の和にほぼ等しくなるように選定されている。そして
、このコンデンサＣ８は制御信号φ２．によシビット線
Ｂ、Ｂの短絡時迄に電源電圧■、に予め充電されている
。したがって、第一の実施例では制御信号φ１によシト
ランジスタＱ鵞ｏ 、 （Ｑｌ６’） 、 Ｑｕ （Ｑ
ｔｔつがオンすると、ビット線Ｂ、Ｂは互いに短絡され
、さらにコンデンサＣＩにも短絡され、リファレンス電
圧■、は電源電圧ｖｃｃのほぼ−となる。
容量は、（３）式を満たすように、すなわちコンデンサ
Ｃ１，Ｃ，の容量と７リツプ・フロップの共通節点の容
量の和にほぼ等しくなるように選定されている。そして
、このコンデンサＣ８は制御信号φ２．によシビット線
Ｂ、Ｂの短絡時迄に電源電圧■、に予め充電されている
。したがって、第一の実施例では制御信号φ１によシト
ランジスタＱ鵞ｏ 、 （Ｑｌ６’） 、 Ｑｕ （Ｑ
ｔｔつがオンすると、ビット線Ｂ、Ｂは互いに短絡され
、さらにコンデンサＣＩにも短絡され、リファレンス電
圧■、は電源電圧ｖｃｃのほぼ−となる。
ここで２５６にビットＲＡＭ’ｉ例としてＣ！の値を例
示すると、共通節点Ｃ１の値はｏ、１ｐＰｔｒンデンサ
Ｃ，、Ｃ，の容量Ｃ１はｏ、ｏｓｐＨ’であるからＣｘ
はＣ，＝ Ｃ，＋Ｃ，＝ ０．０５＋０．１＝０．１５
ｐＦとなるＯ 第６図に本発明の第３の実施例を示す。本実施例は第１
図の実施例の変型例であシ、コンデンサＣｘ’ 、 ）
ランジスタＱｔｚ ｔ Ｑｔｓの充電電圧補償回路を複
数のセンスアンプに共通に設けたものである。また放電
用トランジスタＱ１．′も共通に設けている。すなわち
、ビット線対Ｂ、、Ｂ、〜Ｂ、 、 Ｂ。
示すると、共通節点Ｃ１の値はｏ、１ｐＰｔｒンデンサ
Ｃ，、Ｃ，の容量Ｃ１はｏ、ｏｓｐＨ’であるからＣｘ
はＣ，＝ Ｃ，＋Ｃ，＝ ０．０５＋０．１＝０．１５
ｐＦとなるＯ 第６図に本発明の第３の実施例を示す。本実施例は第１
図の実施例の変型例であシ、コンデンサＣｘ’ 、 ）
ランジスタＱｔｚ ｔ Ｑｔｓの充電電圧補償回路を複
数のセンスアンプに共通に設けたものである。また放電
用トランジスタＱ１．′も共通に設けている。すなわち
、ビット線対Ｂ、、Ｂ、〜Ｂ、 、 Ｂ。
に接続するセンスアンプの共通節点Ｎｃ！〜ＮｅＮにコ
ンデンサ０８′の充電端をトランジスタＱ２２ヲ介して
共通に接続したものである。本実施例ではこのため、コ
ンデンサＣア′の容量を第１図の場合の容量Ｃｘに対し
てビット線対の数ｎ倍、Ｃｘ′＝ｎ・ Ｃ８とする。よ
って２５６にビットダイナミックメモリではビット線対
の数は１０２４０ビツト線対、すなわちセンスアンプが
あるから、０８′の容量は”ｘ”” １０２４ Ｘ （
Ｃ１＋ ＣＩ ） ＝１０２４ Ｘ （０，０５＋０．
１）ｐＦ＃ １５４ｐＦとなる。
ンデンサ０８′の充電端をトランジスタＱ２２ヲ介して
共通に接続したものである。本実施例ではこのため、コ
ンデンサＣア′の容量を第１図の場合の容量Ｃｘに対し
てビット線対の数ｎ倍、Ｃｘ′＝ｎ・ Ｃ８とする。よ
って２５６にビットダイナミックメモリではビット線対
の数は１０２４０ビツト線対、すなわちセンスアンプが
あるから、０８′の容量は”ｘ”” １０２４ Ｘ （
Ｃ１＋ ＣＩ ） ＝１０２４ Ｘ （０，０５＋０．
１）ｐＦ＃ １５４ｐＦとなる。
本発明は以上説明したように、予め電源電圧に充電され
、アクティブ・プルアップ回路のコンデンサの容量とク
リップ・フロップの共通節点の容量の和にほぼ等しい容
量を有し、両ビット線の短絡時に両ビット線に同時に短
絡されるコンデンサレンス電圧を発生し、したがって６
０”、′１”読出し時の動作マージンがほぼ等しくなる
という効果を有する。
、アクティブ・プルアップ回路のコンデンサの容量とク
リップ・フロップの共通節点の容量の和にほぼ等しい容
量を有し、両ビット線の短絡時に両ビット線に同時に短
絡されるコンデンサレンス電圧を発生し、したがって６
０”、′１”読出し時の動作マージンがほぼ等しくなる
という効果を有する。
第１図は本発明によるセンス・アンプ回路の一実施例の
回路図、第２図は本発明によるセンス・アンプ回路の他
の実施例の回路図、第３図はセンス・アンプ回路の従来
例の回路図である。 第４図、第５図はそれぞれ、従来例、本発明の実施例の
動作を説明するタイミング図である。 第６図は本発明の他の実施例を示す図である。 Ｑｌ＋ Ｑ２Ｈ・・・＋ Ｑｌｌ ＋ Ｑ２１ ｒ Ｑ
ｚｚ ＋・・・、Ｑ意３・・・・・・ＭＯ８トランジス
タ、Ｃ１，Ｃ２，Ｃ工・・・・・・コンデンサ、殻、。 ５２５ＰＡｐφ杓ΦＣ２ｌム、炒１・・・・・制御信号
。 第力図
回路図、第２図は本発明によるセンス・アンプ回路の他
の実施例の回路図、第３図はセンス・アンプ回路の従来
例の回路図である。 第４図、第５図はそれぞれ、従来例、本発明の実施例の
動作を説明するタイミング図である。 第６図は本発明の他の実施例を示す図である。 Ｑｌ＋ Ｑ２Ｈ・・・＋ Ｑｌｌ ＋ Ｑ２１ ｒ Ｑ
ｚｚ ＋・・・、Ｑ意３・・・・・・ＭＯ８トランジス
タ、Ｃ１，Ｃ２，Ｃ工・・・・・・コンデンサ、殻、。 ５２５ＰＡｐφ杓ΦＣ２ｌム、炒１・・・・・制御信号
。 第力図
Claims (1)
- 【特許請求の範囲】 一対のビット線に接続される一対の交差接続点と該交差
接続点でゲートとソースおよびドレインの一方が互いに
交差して接続ソースおよびドレインの宅方が共に共通節
点に接続された一対のトランジスタよりなるフリップ・
フロップ、該フリップ・フロップの共通節点に接続した
放電手段と該一対のビット線を短絡する短絡手段、前記
フリップ・フロップによる増幅終了後、高電位側のビッ
ト線を電源電圧に引き上げるためのコンデンサを含みそ
れぞれのビット線に設けられたプルアップ回路を有する
メモリ回路において、 前記コンデンサの容量と前記フリップ・フロップの共通
節点の容量の和にほぼ等しい容量を有し、該一対のビッ
ト線の短絡時に両ビット線に同時に短絡されるコンデン
サと、このコンデンサを充電する手段を備えたことを特
徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1587785 | 1985-01-30 | ||
| JP60-15877 | 1985-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231092A true JPS6231092A (ja) | 1987-02-10 |
| JPH0793010B2 JPH0793010B2 (ja) | 1995-10-09 |
Family
ID=11901019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019418A Expired - Lifetime JPH0793010B2 (ja) | 1985-01-30 | 1986-01-30 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4733373A (ja) |
| EP (1) | EP0189908B1 (ja) |
| JP (1) | JPH0793010B2 (ja) |
| DE (1) | DE3687005T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282597A (ja) * | 1985-10-08 | 1987-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0810550B2 (ja) * | 1986-09-09 | 1996-01-31 | 日本電気株式会社 | バツフア回路 |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| EP0388176B1 (en) * | 1989-03-17 | 1996-01-10 | Matsushita Electronics Corporation | Semiconductor memory device |
| JP3183699B2 (ja) * | 1992-03-13 | 2001-07-09 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR102161737B1 (ko) * | 2013-12-02 | 2020-10-05 | 삼성전자주식회사 | 반도체 메모리 장치의 비트라인 센싱 방법 |
| US9378780B1 (en) * | 2015-06-16 | 2016-06-28 | National Tsing Hua University | Sense amplifier |
| CN112102863B (zh) * | 2020-09-07 | 2023-04-25 | 海光信息技术股份有限公司 | 静态随机存取存储器控制电路、方法、存储器和处理器 |
| IT202300011031A1 (it) | 2023-05-31 | 2024-12-01 | St Microelectronics Int Nv | Circuito sense amplifier, dispositivo di memoria e procedimento di funzionamento corrispondenti |
| EP4471773B1 (en) * | 2023-05-31 | 2025-12-10 | STMicroelectronics International N.V. | Memory device comprising a sense amplifier circuit and method of operation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152129A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Memory signal detection-amplification unit |
| JPS548430A (en) * | 1977-06-21 | 1979-01-22 | Nec Corp | Sense amplifier |
| JPS59188887A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | ダイナミツクメモリの駆動方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4397003A (en) * | 1980-06-02 | 1983-08-02 | Mostek Corporation | Dynamic random access memory |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| US4608670A (en) * | 1984-08-02 | 1986-08-26 | Texas Instruments Incorporated | CMOS sense amplifier with N-channel sensing |
| US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
| US4638463A (en) * | 1985-01-24 | 1987-01-20 | International Business Machines Corporation | Fast writing circuit for a soft error protected storage cell |
-
1986
- 1986-01-29 EP EP86101143A patent/EP0189908B1/en not_active Expired
- 1986-01-29 DE DE8686101143T patent/DE3687005T2/de not_active Expired - Fee Related
- 1986-01-30 US US06/824,030 patent/US4733373A/en not_active Expired - Fee Related
- 1986-01-30 JP JP61019418A patent/JPH0793010B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152129A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Memory signal detection-amplification unit |
| JPS548430A (en) * | 1977-06-21 | 1979-01-22 | Nec Corp | Sense amplifier |
| JPS59188887A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | ダイナミツクメモリの駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4733373A (en) | 1988-03-22 |
| EP0189908A3 (en) | 1990-01-10 |
| DE3687005D1 (de) | 1992-12-03 |
| DE3687005T2 (de) | 1993-03-25 |
| JPH0793010B2 (ja) | 1995-10-09 |
| EP0189908B1 (en) | 1992-10-28 |
| EP0189908A2 (en) | 1986-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |