JPS6231095A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS6231095A JPS6231095A JP60170717A JP17071785A JPS6231095A JP S6231095 A JPS6231095 A JP S6231095A JP 60170717 A JP60170717 A JP 60170717A JP 17071785 A JP17071785 A JP 17071785A JP S6231095 A JPS6231095 A JP S6231095A
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- Japan
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- output
- circuit
- output terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は出力回路に関し、特にＡｌｌ ＯＳ トランジ
スタから成る半導体メモリの出力回路に関するものであ
る。
スタから成る半導体メモリの出力回路に関するものであ
る。
し従来の技術〕
半導体メモリにおいて出力回路での情報伝達時間が読出
し時間（以下アクセスタイムと称する）に及ぼす影響は
大きい。
し時間（以下アクセスタイムと称する）に及ぼす影響は
大きい。
第３図は従来の出力回路の一例を示す回路図である。第
３図において、出力回路は出力バッファ回路１と、出力
駆動回路２とから成り、出力バッファ回路１はデータバ
スからの読出し信号φＤＢおよび出力制御信号φ１を入
力とするＮＡＮＤ回路３、出力制御信号φｌを入力とす
るインバータ４と、その出力Ｎ１および読出し信号φＤ
Ｂを入力とするＮＯＲ回路５とから成る。出力駆動回路
２はＰチャンネル型ＭＯＳトランジスタ（以下Ｑｐ＞２
１およびＮチャンネル型・ＭＯＳトラン′ジスタ（以下
ＱＮ）２２とから成り、Ｑｐ２１およびＱＮ２２のドレ
インは出力端子ＯＵＴに接続されている。出力制御信号
φ１はアドレスの遷移を検出して発生されるワンショッ
ト信号で出力を制御する機能も備えている。つまり出力
制御信号φｌがローレベ・ル（以下”Ｌ”）のとき出力
端子ＯＵＴは高インピーダンスになり、ハイレベル（以
下°“Ｈ”）のときデータバスからの読出し信号φＤＢ
に従って出力バッファ回路１を活性化し、出力端子ＯＵ
Ｔに情報を伝達する。
３図において、出力回路は出力バッファ回路１と、出力
駆動回路２とから成り、出力バッファ回路１はデータバ
スからの読出し信号φＤＢおよび出力制御信号φ１を入
力とするＮＡＮＤ回路３、出力制御信号φｌを入力とす
るインバータ４と、その出力Ｎ１および読出し信号φＤ
Ｂを入力とするＮＯＲ回路５とから成る。出力駆動回路
２はＰチャンネル型ＭＯＳトランジスタ（以下Ｑｐ＞２
１およびＮチャンネル型・ＭＯＳトラン′ジスタ（以下
ＱＮ）２２とから成り、Ｑｐ２１およびＱＮ２２のドレ
インは出力端子ＯＵＴに接続されている。出力制御信号
φ１はアドレスの遷移を検出して発生されるワンショッ
ト信号で出力を制御する機能も備えている。つまり出力
制御信号φｌがローレベ・ル（以下”Ｌ”）のとき出力
端子ＯＵＴは高インピーダンスになり、ハイレベル（以
下°“Ｈ”）のときデータバスからの読出し信号φＤＢ
に従って出力バッファ回路１を活性化し、出力端子ＯＵ
Ｔに情報を伝達する。
第４図は第３図における内部動作波形図である。
第４図において、最初のサイクルに選択されたメモリセ
ルの情報は“１゛、２番目のサイクルに選択されたメモ
リセルの°情報は′０”、最初のサイクルより以前に選
択されていたメモリセルの情報は０”であったものとす
る。
ルの情報は“１゛、２番目のサイクルに選択されたメモ
リセルの°情報は′０”、最初のサイクルより以前に選
択されていたメモリセルの情報は０”であったものとす
る。
最初のサイクルにおいてアドレスが変化すると、出力制
御信号φｌは’Ｈ”から”Ｌ”になり、その時出力端子
ＯＵＴは高インピーダンス状態になる。その後メモリセ
ルの情報に従ってデータバスの読出し信号φ。ＢはＬ
１１からＨ”になり、さらに出力バッファ回路１（第３
図に図示）が出力制御信号φ１によって活性化され、節
点Ｎ２の電位はＨＩＩから°′Ｌ°°になる。従って第
３図に示したＱｐ２１がオンし、ＱＮ２２がオフしたま
まな′ので、出力端子ＯＵＴにはＨ”が出力される。
御信号φｌは’Ｈ”から”Ｌ”になり、その時出力端子
ＯＵＴは高インピーダンス状態になる。その後メモリセ
ルの情報に従ってデータバスの読出し信号φ。ＢはＬ
１１からＨ”になり、さらに出力バッファ回路１（第３
図に図示）が出力制御信号φ１によって活性化され、節
点Ｎ２の電位はＨＩＩから°′Ｌ°°になる。従って第
３図に示したＱｐ２１がオンし、ＱＮ２２がオフしたま
まな′ので、出力端子ＯＵＴにはＨ”が出力される。
通常出力端子ＯＵＴには数１０１）Ｆの容量性負荷（そ
の容量値をＣとする）および”Ｉ’ＴＬが接続されるこ
とが多い。従って出力端子ｏ ｕ ’ｒが゛シ゛から“
Ｈ”に変化するとき、はぼ接地電位レベルをもった高イ
ンピーダンス状態がら電源電圧（以下Ｖｃｃ）レベルま
で時定数τ＝ＣＲ（ここでＲは出力トランジスタのオン
抵抗）をもって振幅する。。
の容量値をＣとする）および”Ｉ’ＴＬが接続されるこ
とが多い。従って出力端子ｏ ｕ ’ｒが゛シ゛から“
Ｈ”に変化するとき、はぼ接地電位レベルをもった高イ
ンピーダンス状態がら電源電圧（以下Ｖｃｃ）レベルま
で時定数τ＝ＣＲ（ここでＲは出力トランジスタのオン
抵抗）をもって振幅する。。
この時出力端子ＯＵＴが接地電位レベルからＴ ＴＬの
Ｖ＋ｏ（＝２．２ Ｖ）を満足するレベルまで到達する
のに時間がかかりアクセスタイムに及ぼす影響は大きい
。
Ｖ＋ｏ（＝２．２ Ｖ）を満足するレベルまで到達する
のに時間がかかりアクセスタイムに及ぼす影響は大きい
。
一方、２番目のサイクルにおいて出力端子ＯＵＴは“Ｈ
″から“Ｌ′に変化するが、出力端子ＯＵＴはＶＣＣレ
ベルをもった高インピーダンス状態から接地電位レベル
まで時定数τ＝ＣＦｊをもって振幅する。この時も出力
端子ＯＵＴがＶＣＣレベルからＴＴＬのＶ ＩＬ （＝
０．８ Ｖ ）を満足するレベルまで到達するのに時
間がかかってしまう。
″から“Ｌ′に変化するが、出力端子ＯＵＴはＶＣＣレ
ベルをもった高インピーダンス状態から接地電位レベル
まで時定数τ＝ＣＦｊをもって振幅する。この時も出力
端子ＯＵＴがＶＣＣレベルからＴＴＬのＶ ＩＬ （＝
０．８ Ｖ ）を満足するレベルまで到達するのに時
間がかかってしまう。
上述した従来の出力回路では、接地電位もしくはＶＣＣ
レベルから出力が開始するので、出力端子に接続される
ＴＴＬの動作レベルまで到達するのに時間がかかり、ア
クセスタイムが遅くなるという欠点がある。
レベルから出力が開始するので、出力端子に接続される
ＴＴＬの動作レベルまで到達するのに時間がかかり、ア
クセスタイムが遅くなるという欠点がある。
本発明の出力回路は、基準電位を発生する基準電位発生
回路と、出力端子と、その間に介在するスイッチング回
路とを備え、該スイッチング回路はアドレスの遷移を検
出して発生される信号、チ・ｙ ７ ！ｉ択信号、書込
み制御信号および出力制御信号のいずれかに同期した信
号により制御される。
回路と、出力端子と、その間に介在するスイッチング回
路とを備え、該スイッチング回路はアドレスの遷移を検
出して発生される信号、チ・ｙ ７ ！ｉ択信号、書込
み制御信号および出力制御信号のいずれかに同期した信
号により制御される。
また前記スイッチング回路はＮチャンネル型ＭＯ３！−
ランジスタおよびＰチャンネル型ＭＯＳトランジスタの
いずれかで構成されている。
ランジスタおよびＰチャンネル型ＭＯＳトランジスタの
いずれかで構成されている。
′次に、本発明について第１図、第２図を参照して説明
する。
する。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図は第１図における内部動作波形図である。
２図は第１図における内部動作波形図である。
第１図において、出力端子ＯＵＴと基準電位を発生ずる
基準電位発生回路６とがスイッチング回路７を介して接
続される。基準電位発生回路６は抵抗ＲＨとＲ２から成
り、基準電位■ＩｔＥＦは抵抗Ｒ，とＲ２の抵抗分割に
より決定される。この基準電位ＶＲＥＰは’Ｔ’ＴＬの
Ｖ ｔｏ／’ Ｖ ＩＬ （−２，２Ｖ １０．８Ｖ）
の中間レベル１．５Ｖになるように設定される。スイッ
チング回路７はアドレスの遷移を検出して発生されるワ
ンショット信号φ２をゲート入力とするＱＮ７０から成
る。
基準電位発生回路６とがスイッチング回路７を介して接
続される。基準電位発生回路６は抵抗ＲＨとＲ２から成
り、基準電位■ＩｔＥＦは抵抗Ｒ，とＲ２の抵抗分割に
より決定される。この基準電位ＶＲＥＰは’Ｔ’ＴＬの
Ｖ ｔｏ／’ Ｖ ＩＬ （−２，２Ｖ １０．８Ｖ）
の中間レベル１．５Ｖになるように設定される。スイッ
チング回路７はアドレスの遷移を検出して発生されるワ
ンショット信号φ２をゲート入力とするＱＮ７０から成
る。
続いて第２図をも参照して本実施例の動作について説明
する。
する。
アドレスが変化して°“０′°情報がら゛１″情報が読
み出される最初のサイクルにおいて、アドレスが変化す
ると出力制御信号φ１はＨ”′がらＬ ”になるので節
点Ｎ３は°゛Ｌ”になり、Ｑｐ２１およびＱＮ２２は共
にオフ状態となる。この時ワンショット信号φ２はＬ゛
′から’ Ｈ”となりＱＮ７０はオンするので、基準電
位発生回路６から出力端子ＯＵＴに電荷が供給され、出
力端子ＯＵＴは接地電位レベルから基準電位Ｖ ＩＬＥ
Ｆ （＝ Ｉ。
み出される最初のサイクルにおいて、アドレスが変化す
ると出力制御信号φ１はＨ”′がらＬ ”になるので節
点Ｎ３は°゛Ｌ”になり、Ｑｐ２１およびＱＮ２２は共
にオフ状態となる。この時ワンショット信号φ２はＬ゛
′から’ Ｈ”となりＱＮ７０はオンするので、基準電
位発生回路６から出力端子ＯＵＴに電荷が供給され、出
力端子ＯＵＴは接地電位レベルから基準電位Ｖ ＩＬＥ
Ｆ （＝ Ｉ。
５Ｖ）になる。その後メモリセルの情報に従ってデータ
バスの読出し信号φＤＢはＬ°゛からＨ°′になる。さ
らに出カバ・ソファ回路１が出力制御信号φ１により活
性化されて節点Ｎ２の電位は“Ｈ゛′からＬ°゛になる
。従ってＱｐ２１がオンし、ＱＮ２２はオフしたままな
ので、出力端子ＯＵ ’ｒ’は基準電位Ｖ ＲＥＦ
（＝ １．５ Ｖ ）からＶＣＣレベルまで向かう。な
お、出力制御信号φｌが活性化するときワンショット信
号φ２は°′Ｌ”になっているので、ＱＮ２２はオフし
基準電位発生回路６は出力端子ＯＵＴから切り離されて
いる。出力端子ＯＵＴが基準電位Ｖ ａｇｐ （−１
，５Ｖ ）からＴＴＬのＶ＋ｎ （＝ ２．２ Ｖ ）
まで到達する時間は接地電位レベルからＴＴＬのＶ、Ｈ
まで到達する時間より時間Δｔたけ短くなる。つまりア
クセスタイムが時間Δｔ２だけ改善されたことになる。
バスの読出し信号φＤＢはＬ°゛からＨ°′になる。さ
らに出カバ・ソファ回路１が出力制御信号φ１により活
性化されて節点Ｎ２の電位は“Ｈ゛′からＬ°゛になる
。従ってＱｐ２１がオンし、ＱＮ２２はオフしたままな
ので、出力端子ＯＵ ’ｒ’は基準電位Ｖ ＲＥＦ
（＝ １．５ Ｖ ）からＶＣＣレベルまで向かう。な
お、出力制御信号φｌが活性化するときワンショット信
号φ２は°′Ｌ”になっているので、ＱＮ２２はオフし
基準電位発生回路６は出力端子ＯＵＴから切り離されて
いる。出力端子ＯＵＴが基準電位Ｖ ａｇｐ （−１
，５Ｖ ）からＴＴＬのＶ＋ｎ （＝ ２．２ Ｖ ）
まで到達する時間は接地電位レベルからＴＴＬのＶ、Ｈ
まで到達する時間より時間Δｔたけ短くなる。つまりア
クセスタイムが時間Δｔ２だけ改善されたことになる。
一方、アドレスが変化して°“１“情報からＯ゛。
情報が読出される２番目のサイクルにおいても同様に出
力端子ＯＵＴが基準電位Ｖ ＲＥＦ （＝ １．５
Ｖ ）からＴＴＬのＶ＋Ｌ（＝０．８ Ｖ）まで到達す
る時間はＶＣＣレベルからＴＴＬのＶｌＬまで到達する
時間よりも時間Δｔだけ短くなる。
力端子ＯＵＴが基準電位Ｖ ＲＥＦ （＝ １．５
Ｖ ）からＴＴＬのＶ＋Ｌ（＝０．８ Ｖ）まで到達す
る時間はＶＣＣレベルからＴＴＬのＶｌＬまで到達する
時間よりも時間Δｔだけ短くなる。
以上説明したように本発明は、出力端子から情報が出る
前に出力端子を基準電位Ｖ ＲＥＦ （＝ １．５Ｖ
）にすることにより、アクセスタイムを速くできる効果
がある。
前に出力端子を基準電位Ｖ ＲＥＦ （＝ １．５Ｖ
）にすることにより、アクセスタイムを速くできる効果
がある。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図、は第１図における内部動作波形図、第３図は従来
の出力回路の一例を示す回路図、第４図は第３図におけ
る内部動作波形図である。 １・・・出力バッファ回路、２・・・出力駆動回路、３
・・・ＮＡＮＤ回路、４・・・インバータ、５・・・Ｎ
ＯＲ回路、６・・・基準電位発生回路、７・・・スイ
ッチング回路、２１・・・Ｐチャンネル型ＭＯＳトラン
ジスタ（Ｑｐ）、２２．７０・・・Ｎチャンネル型ＭＯ
Ｓトランジスタ（ＱＮ＞、ＮＩ〜Ｎ４・・・節点、ＯＵ
Ｔ・・・出力端子、Ｒ，、Ｒ２・・・抵抗、φｌ・・・
出力制御信号、φ２・・・ワンショット信号、φＤＢ・
・・読出し信号。 ８ ｆ 囚
２図、は第１図における内部動作波形図、第３図は従来
の出力回路の一例を示す回路図、第４図は第３図におけ
る内部動作波形図である。 １・・・出力バッファ回路、２・・・出力駆動回路、３
・・・ＮＡＮＤ回路、４・・・インバータ、５・・・Ｎ
ＯＲ回路、６・・・基準電位発生回路、７・・・スイ
ッチング回路、２１・・・Ｐチャンネル型ＭＯＳトラン
ジスタ（Ｑｐ）、２２．７０・・・Ｎチャンネル型ＭＯ
Ｓトランジスタ（ＱＮ＞、ＮＩ〜Ｎ４・・・節点、ＯＵ
Ｔ・・・出力端子、Ｒ，、Ｒ２・・・抵抗、φｌ・・・
出力制御信号、φ２・・・ワンショット信号、φＤＢ・
・・読出し信号。 ８ ｆ 囚
Claims (2)
- （１）ＭＯＳトランジスタから成る半導体メモリの出力
回路において、基準電位を発生する基準電位発生回路と
出力端子とがアドレスの遷移を検出して発生される信号
、チップ選択信号、書込み制御信号および出力制御信号
のいずれかに同期した信号により制御されるスイッチン
グ回路を介して接続されることを特徴とする出力回路。 - （２）特許請求の範囲第（１）項記載の出力回路におい
て、スイッチング回路はＮチャンネル型ＭＯＳトランジ
スタおよびＰチャンネル型ＭＯＳトランジスタのいずれ
かで構成されることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170717A JPS6231095A (ja) | 1985-08-02 | 1985-08-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170717A JPS6231095A (ja) | 1985-08-02 | 1985-08-02 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231095A true JPS6231095A (ja) | 1987-02-10 |
Family
ID=15910089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170717A Pending JPS6231095A (ja) | 1985-08-02 | 1985-08-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
-
1985
- 1985-08-02 JP JP60170717A patent/JPS6231095A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
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