JPS6231452A - マイクロコンピユ−タの暴走防止回路 - Google Patents
マイクロコンピユ−タの暴走防止回路Info
- Publication number
- JPS6231452A JPS6231452A JP60169883A JP16988385A JPS6231452A JP S6231452 A JPS6231452 A JP S6231452A JP 60169883 A JP60169883 A JP 60169883A JP 16988385 A JP16988385 A JP 16988385A JP S6231452 A JPS6231452 A JP S6231452A
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- JP
- Japan
- Prior art keywords
- microcomputer
- software
- runaway
- counting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003340 mental effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータの保護回路のひとつと
しての暴走防止回路に関する。
しての暴走防止回路に関する。
従来この種のマイクロコンピュータの暴走防止回路は、
一般にＴＴＬレベルでＨ（Ｈｉｇｈ）レベルからＬ（Ｌ
ｏｗ）レベルへそして再びＬレベルへ戻るリセットパル
スによってシステムの初期化を行なう手段と、ソフトウ
ェアの正常動作時に例えばプログラム上のある決められ
たルーチンを処理する友びに発生するパルスによ、９
） ＩＪガをかけ上記リセットパルスの発生を押さえる
手段と、ソフトウェア暴走時に暴走判断を行なう友めの
、コンデンサからなる積分回路の時定数により決まる一
定時間が経過した後上記リセットパルスを発生させる手
段とから構成されていた。
一般にＴＴＬレベルでＨ（Ｈｉｇｈ）レベルからＬ（Ｌ
ｏｗ）レベルへそして再びＬレベルへ戻るリセットパル
スによってシステムの初期化を行なう手段と、ソフトウ
ェアの正常動作時に例えばプログラム上のある決められ
たルーチンを処理する友びに発生するパルスによ、９
） ＩＪガをかけ上記リセットパルスの発生を押さえる
手段と、ソフトウェア暴走時に暴走判断を行なう友めの
、コンデンサからなる積分回路の時定数により決まる一
定時間が経過した後上記リセットパルスを発生させる手
段とから構成されていた。
ここで、ソフトウェアの暴走判断を行なう念めに設けで
ある積分回路に使用しているコンデンサの容量は、ソフ
トウェアの大きさにより多少異なるが、一般には数μＦ
から１０数μＦ程度のメンタルコンデンサが用いられて
いる。
ある積分回路に使用しているコンデンサの容量は、ソフ
トウェアの大きさにより多少異なるが、一般には数μＦ
から１０数μＦ程度のメンタルコンデンサが用いられて
いる。
このように、従来の回路の構成は、論理回路以外の部品
も混在し、このことが部品点数の削減および占有面積の
縮小化の妨げとなっていた。
も混在し、このことが部品点数の削減および占有面積の
縮小化の妨げとなっていた。
このような問題点を解決するために１本発明による暴走
防止回路は、第１図に示すように、マイｐｏｏｒンビュ
ータ１の従来のリセットパルスによってシステムの初期
化をする手段の代わりに割込み制御手段２を備えるとと
もに、積分回路を有する単安定マルチバイプレーノ回路
等の代わりに計数手段３を用い、定まった周期でクロッ
クを発生するクロック発生手段４およびソフトウェアの
正常動作時、プログラムのある決められ之ルーチンを処
理する之びにリセット信号を発生して計数手段３をリセ
ットするリセットパルス発生手段５を設けたものである
。
防止回路は、第１図に示すように、マイｐｏｏｒンビュ
ータ１の従来のリセットパルスによってシステムの初期
化をする手段の代わりに割込み制御手段２を備えるとと
もに、積分回路を有する単安定マルチバイプレーノ回路
等の代わりに計数手段３を用い、定まった周期でクロッ
クを発生するクロック発生手段４およびソフトウェアの
正常動作時、プログラムのある決められ之ルーチンを処
理する之びにリセット信号を発生して計数手段３をリセ
ットするリセットパルス発生手段５を設けたものである
。
ソフトウェア暴走時、計数手段３ヘリセット信号が送出
されなくなシ、計数するクロック個数が設定値まで達す
ると出力パルスが発生する。本パルスにより割込み制御
手段２が働いてマイクロコンピュータ１は割込み状帳と
なり、ソフトウェアおよびシステムの初期化を行ない暴
走状態から脱する。
されなくなシ、計数するクロック個数が設定値まで達す
ると出力パルスが発生する。本パルスにより割込み制御
手段２が働いてマイクロコンピュータ１は割込み状帳と
なり、ソフトウェアおよびシステムの初期化を行ない暴
走状態から脱する。
第１図は本発明の一実施例を示すブロック図である。
本実施例ではマイクロコンピュータ１１の割込み入力端
子１１Ａとシステムクロック出力端子１１Ｂおよび内蔵
のリセットパルス発生回路１１Ｃを使用し、マイクロコ
ンピュータ１１の外部には。
子１１Ａとシステムクロック出力端子１１Ｂおよび内蔵
のリセットパルス発生回路１１Ｃを使用し、マイクロコ
ンピュータ１１の外部には。
周辺回路として計数回路１２を設けである。
上記構成において、計数回路１２は、システムクロック
出力端子１１Ｂから送出される周期的なパルスを計数す
る。−万、ソフトウェア正常動作時には、プログラムの
ある決められたルーチンを処理する之びに、リセットパ
ルス発生回路１１ Ｃからリセットパルスが送出され、
それまで計数回路１２において計数した値をクリアする
。これに対し、ソフトウェアが暴走すると、上記リセッ
トパルスが発生しなくなり、計数回路１２はパルスの計
数を続け、予め設定した個数に達したところで割込み入
力端子１１Ｂに出力パルスを送出する。
出力端子１１Ｂから送出される周期的なパルスを計数す
る。−万、ソフトウェア正常動作時には、プログラムの
ある決められたルーチンを処理する之びに、リセットパ
ルス発生回路１１ Ｃからリセットパルスが送出され、
それまで計数回路１２において計数した値をクリアする
。これに対し、ソフトウェアが暴走すると、上記リセッ
トパルスが発生しなくなり、計数回路１２はパルスの計
数を続け、予め設定した個数に達したところで割込み入
力端子１１Ｂに出力パルスを送出する。
これによりマイクロコンピュータ１１はＩＪ込み状態と
なり、ソフトウェアおよびシステムの初期化を行ない暴
走状態から脱する。
なり、ソフトウェアおよびシステムの初期化を行ない暴
走状態から脱する。
以上説明したように１本発明によれば、クロック発生手
段、このクロックを計数して設定値に達、シ友時に出力
信号を送出する手段、この出方信号を受けてマイクロコ
ンピュータに割込みをかける手段およびソフトウェアの
正常動作時に周期的に上記計数手段にリセット信号を送
出する手段とを備え１割込みが生じた時にソフトウェア
およびシステムの初期化を行なうように構成したことに
ょフ、従来の回路で必要であり九コンデンサを削除でき
、すべて論理回路のみで構成できることから。
段、このクロックを計数して設定値に達、シ友時に出力
信号を送出する手段、この出方信号を受けてマイクロコ
ンピュータに割込みをかける手段およびソフトウェアの
正常動作時に周期的に上記計数手段にリセット信号を送
出する手段とを備え１割込みが生じた時にソフトウェア
およびシステムの初期化を行なうように構成したことに
ょフ、従来の回路で必要であり九コンデンサを削除でき
、すべて論理回路のみで構成できることから。
占有面積の小形化および部品点数の削減が可能となる。
ｆＩＸ１図ヲ丁本発明の基本構成を示すブロック図、第
２図は本発明の一実施例を示すブロック図である・ １ 、１’ １・Φ・・マイクロコンピユー／、２・φ
・・割込み制御手段、３・・・・計数手段、４・・・・
クロック発生手段、５・・・・リセットパルス発生手段
、１１Ａ・・・・割込み入力端子、１１Ｂφ・・・シス
テムクロック出力端子、１１Ｃ拳・・祷リセットパルス
発生回路、１２・・・・計数回路。
２図は本発明の一実施例を示すブロック図である・ １ 、１’ １・Φ・・マイクロコンピユー／、２・φ
・・割込み制御手段、３・・・・計数手段、４・・・・
クロック発生手段、５・・・・リセットパルス発生手段
、１１Ａ・・・・割込み入力端子、１１Ｂφ・・・シス
テムクロック出力端子、１１Ｃ拳・・祷リセットパルス
発生回路、１２・・・・計数回路。
Claims (1)
- 割込み機能を有するマイクロコンピユータシステムにお
いて、一定周期のクロツク発生手段とこのクロツクを計
数し設定値に達した時に所定の出力信号を送出する外部
よりリセツト可能な計数手段と、この計数手段よりの出
力信号を受けてマイクロコンピユータシステムに割込み
動作を起こさせる割込み制御手段と、ソフトウエアの正
常動作時に周期的に計数手段に対してリセツト信号を送
出する手段とを備え、割込み動作が起こつた時にソフト
ウエアおよびシステムの初期化を行なうようにしたこと
を特徴とするマイクロコンピユータの暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169883A JPS6231452A (ja) | 1985-08-02 | 1985-08-02 | マイクロコンピユ−タの暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169883A JPS6231452A (ja) | 1985-08-02 | 1985-08-02 | マイクロコンピユ−タの暴走防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231452A true JPS6231452A (ja) | 1987-02-10 |
Family
ID=15894718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169883A Pending JPS6231452A (ja) | 1985-08-02 | 1985-08-02 | マイクロコンピユ−タの暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007143691A (ja) * | 2005-11-25 | 2007-06-14 | Tachi S Co Ltd | シート・バック・フレーム |
-
1985
- 1985-08-02 JP JP60169883A patent/JPS6231452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007143691A (ja) * | 2005-11-25 | 2007-06-14 | Tachi S Co Ltd | シート・バック・フレーム |
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