JPH0427730B2 - - Google Patents
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- Publication number
- JPH0427730B2 JPH0427730B2 JP57083092A JP8309282A JPH0427730B2 JP H0427730 B2 JPH0427730 B2 JP H0427730B2 JP 57083092 A JP57083092 A JP 57083092A JP 8309282 A JP8309282 A JP 8309282A JP H0427730 B2 JPH0427730 B2 JP H0427730B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- timer counter
- signal
- set value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
Description
【発明の詳細な説明】
この発明は、マイクロコンピユータから各種の
制御機器へ供給される制御信号のような信号の発
出回路に関し、特に信号のパルス数を設定できる
ようにした信号発生回路に関する。
制御機器へ供給される制御信号のような信号の発
出回路に関し、特に信号のパルス数を設定できる
ようにした信号発生回路に関する。
従来のシングルチツプマイクロコンピユータの
信号発生回路として、例えば、リロード機能付タ
イマカウンタを用いたものがある。この信号発生
回路では、タイマカウンタとしてダウンカウンタ
を使用し、マイクロプロセツサ（以下CPUと称
する）によりタイマカウンタを初期設定する。そ
して、タイマカウンタに供給されるクロツク信号
がダウンカウントされて、ゼロになつた時点でフ
リツプフロツプが反転される。この構成に従う
と、上記フリツプフロツプは、クロツク信号同期
とタイマカウンタの初期値との積に等しい同期を
もつてその状態が反転される。すなわち、上記フ
リツプフロツプから所定の周期の信号が出力され
る。
信号発生回路として、例えば、リロード機能付タ
イマカウンタを用いたものがある。この信号発生
回路では、タイマカウンタとしてダウンカウンタ
を使用し、マイクロプロセツサ（以下CPUと称
する）によりタイマカウンタを初期設定する。そ
して、タイマカウンタに供給されるクロツク信号
がダウンカウントされて、ゼロになつた時点でフ
リツプフロツプが反転される。この構成に従う
と、上記フリツプフロツプは、クロツク信号同期
とタイマカウンタの初期値との積に等しい同期を
もつてその状態が反転される。すなわち、上記フ
リツプフロツプから所定の周期の信号が出力され
る。
しかしながら、上記のような、リロード機能付
タイマカウンタを用いた信号発生回路にあつて
は、出力される信号のパルス数を簡単に設定する
ことができなかつた。つまり、従来の信号発生回
路でパルス数を指定するには、CPUによつて、
所定の回数だけタイマカウンタに設定値をロード
してやる必要がある。しかし、このようにしたの
では、その間CPUは他の演算処理等を行なえな
くなつてしまうとともに、ソフトウエアの負担が
増大するという不都合があつた。
タイマカウンタを用いた信号発生回路にあつて
は、出力される信号のパルス数を簡単に設定する
ことができなかつた。つまり、従来の信号発生回
路でパルス数を指定するには、CPUによつて、
所定の回数だけタイマカウンタに設定値をロード
してやる必要がある。しかし、このようにしたの
では、その間CPUは他の演算処理等を行なえな
くなつてしまうとともに、ソフトウエアの負担が
増大するという不都合があつた。
そこでこの発明は、タイマカウンタの設定値を
記憶するレジスタと、タイマカウンタの出力を計
数する回数カウンタとを設け、タイマカウンタの
出力が所定の数に達した後は、例えばレジスタの
設定値をタイマカウンタにロードさせないように
することによつて、回数カウンタの設定値に対応
した数のパルス信号が自動的に出力され、しかも
回数カウンタの設定値を変更することにより、簡
単に出力信号のパルス数を変えることができるよ
うにして、上記問題点を解決することを目的とす
る。
記憶するレジスタと、タイマカウンタの出力を計
数する回数カウンタとを設け、タイマカウンタの
出力が所定の数に達した後は、例えばレジスタの
設定値をタイマカウンタにロードさせないように
することによつて、回数カウンタの設定値に対応
した数のパルス信号が自動的に出力され、しかも
回数カウンタの設定値を変更することにより、簡
単に出力信号のパルス数を変えることができるよ
うにして、上記問題点を解決することを目的とす
る。
以下図面に基づいてこの発明を説明する。
第１図は本発明に係る信号発生回路の一実施例
を示す。
を示す。
図において、１はCPU、２はデコーダ、３は
リロードレジスタ、４は回数カウンタである。
リロードレジスタ、４は回数カウンタである。
デコーダ２はアドレスバス５ａを介してCPU
１に接続され、また、リロードレジスタ３および
回数カウンタ４はデータバス５ｂを介してCPU
１に接続されている。
１に接続され、また、リロードレジスタ３および
回数カウンタ４はデータバス５ｂを介してCPU
１に接続されている。
そして、デコーダ２はCPU１からアドレスバ
ス５ａに出力された信号をデコードして、CPU
１からリロードレジスタ３へ設定値をロードさせ
たり、回数カウンタ４およびフリツプフロツプ６
を各々セツトおよびリセツトさせる。
ス５ａに出力された信号をデコードして、CPU
１からリロードレジスタ３へ設定値をロードさせ
たり、回数カウンタ４およびフリツプフロツプ６
を各々セツトおよびリセツトさせる。
リロードレジスタ３は、上記デコーダ２から出
力されるセツト信号PS1によつて、CPU１からデ
ータバス５ｂを介して後述のタイマカウンタ７の
設定値を取り込み記憶する。
力されるセツト信号PS1によつて、CPU１からデ
ータバス５ｂを介して後述のタイマカウンタ７の
設定値を取り込み記憶する。
回数カウンタ４はダウンカウンタからなり、上
記デコーダ２より出力されるセツト信号PS2によ
つて、CPU１からデータバス５ｂを介して所望
のパルス数の２倍の数を示す設定値が入れられ、
セツトされる。回数カウンタ４は、タイマカウン
タ７から出力されるパルス信号をダウンカウント
し、その内容がゼロになると出力Qcがハイレベ
ルにされて、前記フリツプフロツプ６をセツトす
る。フリツプフロツプ６は上記デコーダ２から出
力される信号PS2によつてリセツトされるように
されている。
記デコーダ２より出力されるセツト信号PS2によ
つて、CPU１からデータバス５ｂを介して所望
のパルス数の２倍の数を示す設定値が入れられ、
セツトされる。回数カウンタ４は、タイマカウン
タ７から出力されるパルス信号をダウンカウント
し、その内容がゼロになると出力Qcがハイレベ
ルにされて、前記フリツプフロツプ６をセツトす
る。フリツプフロツプ６は上記デコーダ２から出
力される信号PS2によつてリセツトされるように
されている。
タイマカウンタ７はダウンカウンタからなり、
所定の設定値からクロツク信号CLKをダウンカ
ウントし、その内容がゼロになるとパルス信号
Qtを出力する。そして、タイマカウンタ７の出
力信号Qtと上記フリツプフロツプ６の出力Q1と
の論理積によつて出力がハイレベルにされる
ANDゲート８が設けられ、このANDゲート８の
出力が前記信号PS2とともにORゲート９を介して
トランスフアゲート１０に供給されるようにされ
ている。このトランスフアゲート１０は、例えば
ｎチヤンネル型MOSFETからなり、ゲート電極
がハイレベルにされるとゲートが開かれて、リロ
ードレジスタ３に記憶されている設定値Ａがタイ
マカウンタ７に取り込まれ、タイマカウンタ７は
設定値Ａにセツトされる。
所定の設定値からクロツク信号CLKをダウンカ
ウントし、その内容がゼロになるとパルス信号
Qtを出力する。そして、タイマカウンタ７の出
力信号Qtと上記フリツプフロツプ６の出力Q1と
の論理積によつて出力がハイレベルにされる
ANDゲート８が設けられ、このANDゲート８の
出力が前記信号PS2とともにORゲート９を介して
トランスフアゲート１０に供給されるようにされ
ている。このトランスフアゲート１０は、例えば
ｎチヤンネル型MOSFETからなり、ゲート電極
がハイレベルにされるとゲートが開かれて、リロ
ードレジスタ３に記憶されている設定値Ａがタイ
マカウンタ７に取り込まれ、タイマカウンタ７は
設定値Ａにセツトされる。
１１は上記タイマカウンタ７の出力Qtによつ
て反転されるトリガフリツプフロツプで、このフ
リツプフロツプ１１の出力Q2が制御信号として
各種の制御機器へ供給される。
て反転されるトリガフリツプフロツプで、このフ
リツプフロツプ１１の出力Q2が制御信号として
各種の制御機器へ供給される。
次に上記信号発生回路の動作を説明する。
CPU１からアドレスバス５ａに出力された信
号がデコーダ２によつてデコードされ、先ずセツ
ト信号PS1が出力される。すると、このセツト信
号PS1がリロードレジスタ３に供給され、CPU１
からタイマカウンタ用設定値Ａがリロードレジス
タ３にロードされ記憶される。続いて、デコーダ
２からセツト信号PS2が出力されると、CPU１か
ら回数カウンタ４に設定値Ｂが取り込まれ、回数
カウンタ４が設定値Ｂにセツトされるとともに、
フリツプフロツプ６がリセツトされて出力Q1が、
第２図に示すように、ハイレベルにされる。
号がデコーダ２によつてデコードされ、先ずセツ
ト信号PS1が出力される。すると、このセツト信
号PS1がリロードレジスタ３に供給され、CPU１
からタイマカウンタ用設定値Ａがリロードレジス
タ３にロードされ記憶される。続いて、デコーダ
２からセツト信号PS2が出力されると、CPU１か
ら回数カウンタ４に設定値Ｂが取り込まれ、回数
カウンタ４が設定値Ｂにセツトされるとともに、
フリツプフロツプ６がリセツトされて出力Q1が、
第２図に示すように、ハイレベルにされる。
また、デコーダ２よりセツト信号PS2が出力さ
れると、これによつてORゲート９を介してトラ
ンスフアゲート１０が開かれ、リロードレジスタ
３に記憶されている設定値Ａがタイマカウンタ７
に取り込まれ、タイマカウンタ７が設定値Ａにセ
ツトされる。
れると、これによつてORゲート９を介してトラ
ンスフアゲート１０が開かれ、リロードレジスタ
３に記憶されている設定値Ａがタイマカウンタ７
に取り込まれ、タイマカウンタ７が設定値Ａにセ
ツトされる。
すると、タイマカウンタ７はクロツク信号
CLKが入つて来る度毎に、設定値Ａから１ずつ
引いて行く。そして、タイマカウンタ７の内容が
ゼロになるとパルス信号Qtが出力される。この
信号Qtによつて、フリツプフロツプ１１が反転
され、フリツプフロツプ１１の出力Q2はロウレ
ベルからハイレベルに変化させられる。
CLKが入つて来る度毎に、設定値Ａから１ずつ
引いて行く。そして、タイマカウンタ７の内容が
ゼロになるとパルス信号Qtが出力される。この
信号Qtによつて、フリツプフロツプ１１が反転
され、フリツプフロツプ１１の出力Q2はロウレ
ベルからハイレベルに変化させられる。
また、タイマカウンタ７のパルス出力信号Qt
は回数カウンタ４に供給され、回数カウンタ４
は、信号Qtをダウンカウントして行く。さらに、
タイマカウンタ７の出力信号Qtは、ANDゲート
８の一方の入力端子に供給される。しかして、
ANDゲート８の他方の入力端子は、フリツプフ
ロツプ回路６の出力Q1によつて既にハイレベル
にされている。そのため、信号Qtが入つて来る
と、ANDゲート８の出力がハイレベルにされて、
ORゲート９を介してトランスフアゲート１０が
開かれる。これによつて、リロードレジスタ３に
記憶されている設定値Ａがタイマカウンタ７に取
り込まれ、タイマカウンタ７が再び設定値Ａにセ
ツトされる。そして、タイマカウンタ７が再びク
ロツク信号CLKをダウンカウントし、ゼロにな
るとパルス信号Qtが出力される。その結果、フ
リツプフロツプ１１の出力Q2がハレベルからロ
ウレベルに変化されるとともに、回数カウンタ４
の現在値から１が引かれ、タイマカウンタ７が設
定値Ａにセツトされる。
は回数カウンタ４に供給され、回数カウンタ４
は、信号Qtをダウンカウントして行く。さらに、
タイマカウンタ７の出力信号Qtは、ANDゲート
８の一方の入力端子に供給される。しかして、
ANDゲート８の他方の入力端子は、フリツプフ
ロツプ回路６の出力Q1によつて既にハイレベル
にされている。そのため、信号Qtが入つて来る
と、ANDゲート８の出力がハイレベルにされて、
ORゲート９を介してトランスフアゲート１０が
開かれる。これによつて、リロードレジスタ３に
記憶されている設定値Ａがタイマカウンタ７に取
り込まれ、タイマカウンタ７が再び設定値Ａにセ
ツトされる。そして、タイマカウンタ７が再びク
ロツク信号CLKをダウンカウントし、ゼロにな
るとパルス信号Qtが出力される。その結果、フ
リツプフロツプ１１の出力Q2がハレベルからロ
ウレベルに変化されるとともに、回数カウンタ４
の現在値から１が引かれ、タイマカウンタ７が設
定値Ａにセツトされる。
上記動作を繰り返すことによつて、回数カウン
タ４の現在値が減少されて行き、ゼロになるとパ
ルス信号Qcが出力される。
タ４の現在値が減少されて行き、ゼロになるとパ
ルス信号Qcが出力される。
例えば、タイマカウンタ７の設定値Ａが１０に
され、回数カウンタ４の設定値Ｂが８にされる
と、タイマカウンタ７やクロツクを10個計数する
ごとにパルス信号Qtが出力され、信号Qtが８個
出力されると回数カウンタ４の内容がゼロになつ
て信号Qcが出力される。このときまでに、フリ
ツプフロツプ１１からは４個のパルス数の信号
Q2が出力されている。
され、回数カウンタ４の設定値Ｂが８にされる
と、タイマカウンタ７やクロツクを10個計数する
ごとにパルス信号Qtが出力され、信号Qtが８個
出力されると回数カウンタ４の内容がゼロになつ
て信号Qcが出力される。このときまでに、フリ
ツプフロツプ１１からは４個のパルス数の信号
Q2が出力されている。
回数カウンタ４から信号Qcが出力されると、
フリツプフロツプ６がセツトされる。その結果、
フリツプフロツプ６の出力Q1がロウレベルに変
化させられて、ANDゲート８およびORゲート９
を介してトランスフアゲート１０が閉じられる。
以後レジスタ３に記憶されている設定値Ａはタイ
マカウンタ７に取り込まれなくなる。そのため、
タイマカウンタ７からパルス信号Qtが出力され
なくなり、フリツプフロツプ１１の出力Q2はロ
ウレベルのままにされる。
フリツプフロツプ６がセツトされる。その結果、
フリツプフロツプ６の出力Q1がロウレベルに変
化させられて、ANDゲート８およびORゲート９
を介してトランスフアゲート１０が閉じられる。
以後レジスタ３に記憶されている設定値Ａはタイ
マカウンタ７に取り込まれなくなる。そのため、
タイマカウンタ７からパルス信号Qtが出力され
なくなり、フリツプフロツプ１１の出力Q2はロ
ウレベルのままにされる。
つまり、この回路においては、フリツプフロツ
プ１１から、回数カウンタ４の設定値Ｂの半分の
パルス数の信号Q2が出力されることになる。
プ１１から、回数カウンタ４の設定値Ｂの半分の
パルス数の信号Q2が出力されることになる。
このようにして、パルス数の設定された信号
Q2は、例えば時計のアラーム、電話のベルある
いはステツプモータ等の制御信号として使用され
ると、アラームやベルの鳴る回数を指定したり、
モータの回転角度を正確にコントロールしたりす
ることができるようになる。
Q2は、例えば時計のアラーム、電話のベルある
いはステツプモータ等の制御信号として使用され
ると、アラームやベルの鳴る回数を指定したり、
モータの回転角度を正確にコントロールしたりす
ることができるようになる。
以上説明したように、この発明に係る信号発生
回路においては、一度CPUからリロードレジス
タおよび回数カウンタに適当な設定値を入れてや
れば、自動的に所望の周期およびパルス数の信号
が出力されるようになる。しかも、設定値を変更
することにより、簡単に信号の周期およびパルス
数を変えることができる。これによつて、CPU
は割込み要求等に基づいて、上記信号発生回路か
ら所定のパルス数の制御信号を発生させる場合、
一度リロードレジスタと回数カウンタに設定値を
入れてやれば、その後は直ちに元のプログラムに
戻つて他の演算処理等を行なえるようになる。そ
のため、CPUの稼動率が向上され、ソフトウエ
アの負担が軽減されるようになる。
回路においては、一度CPUからリロードレジス
タおよび回数カウンタに適当な設定値を入れてや
れば、自動的に所望の周期およびパルス数の信号
が出力されるようになる。しかも、設定値を変更
することにより、簡単に信号の周期およびパルス
数を変えることができる。これによつて、CPU
は割込み要求等に基づいて、上記信号発生回路か
ら所定のパルス数の制御信号を発生させる場合、
一度リロードレジスタと回数カウンタに設定値を
入れてやれば、その後は直ちに元のプログラムに
戻つて他の演算処理等を行なえるようになる。そ
のため、CPUの稼動率が向上され、ソフトウエ
アの負担が軽減されるようになる。
なお、前記実施例の回路においては、CPUに
よつてリロードレジスタに取り込まれる設定値を
逐次変えてやることにより、出力信号のデユーテ
イ比を変えることも可能である。
よつてリロードレジスタに取り込まれる設定値を
逐次変えてやることにより、出力信号のデユーテ
イ比を変えることも可能である。
第１図は本発明に係る信号発生回路の一実施例
を示す回路図、第２図はそのタイミングチヤート
である。 １…CPU、３…リロードレジスタ、４…回数
カウンタ、７…タイマカウンタ、６，１１…フリ
ツプフロツプ、Ａ，Ｂ…設定値、CLK…クロツ
ク信号。
を示す回路図、第２図はそのタイミングチヤート
である。 １…CPU、３…リロードレジスタ、４…回数
カウンタ、７…タイマカウンタ、６，１１…フリ
ツプフロツプ、Ａ，Ｂ…設定値、CLK…クロツ
ク信号。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号を計数するタイマカウンタと、
このタイマカウンタの設定値を記憶するレジスタ
と、該レジスタと上記タイマカウンタとを接続す
るスイツチと、制御信号に基づいて所望の設定値
を記憶する回数カウンタと、上記タイマカウンタ
からの出力パルスを入力とする第１フリツプフロ
ツプ回路と、上記回数カウンタと上記スイツチ間
に設けられた第２フリツプフロツプ回路と、該第
２フリツプフロツプ回路の出力と上記タイマカウ
ンタからの出力パルスを入力とする論理ゲートと
を有し、上記タイマカウンタは上記レジスタに記
憶されている設定値が上記スイツチを介してセツ
トされ、該設定値を計数するとパルス信号を出力
するとともに、 上記制御信号により上記第２フリツプフロツプ
回路がリセツトされて出力がハイレベルにされ、
上記パルス信号が出力される毎に上記論理ゲート
を介して上記スイツチをオンにして上記レジスタ
に記憶されている設定値を上記タイマカウンタに
セツトするようにし、 上記回数カウンタは上記タイマカウンタの出力
パルス数を計数し、上記所望の設定値を計数する
と出力信号を発生して上記第２フリツプフロツプ
回路をセツトすることにより該第２フリツプフロ
ツプ回路の出力がロウレベルにされるとともに、
該出力は上記論理ゲートを介して上記スイツチを
オフし、上記所望の設定値を計数するまでの間だ
け上記第１フリツプフロツプ回路から所定のパル
ス数の信号が出力されるように構成されてなるこ
とを特徴とする信号発生回路。 ２ マイクロプロセツサと、クロツク信号を計数
するタイマカウンタと、このタイマカウンタの設
定値を記憶するレジスタと、該レジスタと上記タ
イマカウンタとを接続するスイツチと、制御信号
に基づいて所望の設定値を記憶する回数カウンタ
と、上記タイマカウンタからの出力パルスを入力
とする第１フリツプフロツプ回路と、上記回数カ
ウンタと上記スイツチ間に設けられた第２フリツ
プフロツプ回路と、該第２フリツプフロツプ回路
の出力と上記タイマカウンタからの出力パルスを
入力とする論理ゲートとを有する信号発生回路と
を備え、上記タイマカウンタは上記レジスタに記
憶されている設定値が上記スイツチを介してセツ
トされ、該設定値を計数する毎にパルス信号を出
力するとともに、 上記制御信号により上記第２フリツプフロツプ
回路がリセツトされて出力がハイレベルにされ、
上記パルス信号が出力される毎に上記論理ゲート
を介して上記スイツチをオンにして上記レジスタ
に記憶されている設定値を上記タイマカウンタに
セツトするようにし、 上記回数カウンタは上記タイマカウンタの出力
パルス数を計数し、上記所望の設定値を計数する
と出力信号を発生して上記第２フリツプフロツプ
回路をセツトすることにより該第２フリツプフロ
ツプ回路の出力がロウレベルにされるとともに、
該出力は上記論理ゲートを介して上記スイツチを
オフし、上記所望の設定値を計数するまでの間だ
け上記第１フリツプフロツプ回路から所定のパル
ス数の信号が制御機器のための制御信号として出
力されるように構成されてなることを特徴とする
マイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083092A JPS58200630A (ja) | 1982-05-19 | 1982-05-19 | 信号発生回路及びそれを用いたマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083092A JPS58200630A (ja) | 1982-05-19 | 1982-05-19 | 信号発生回路及びそれを用いたマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200630A JPS58200630A (ja) | 1983-11-22 |
| JPH0427730B2 true JPH0427730B2 (ja) | 1992-05-12 |
Family
ID=13792532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083092A Granted JPS58200630A (ja) | 1982-05-19 | 1982-05-19 | 信号発生回路及びそれを用いたマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200630A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280918A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | インターバルタイマ |
-
1982
- 1982-05-19 JP JP57083092A patent/JPS58200630A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200630A (ja) | 1983-11-22 |
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