JPS6231472A - ビツト処理回路 - Google Patents

ビツト処理回路

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JPS6231472A
JPS6231472A JP61077659A JP7765986A JPS6231472A JP S6231472 A JPS6231472 A JP S6231472A JP 61077659 A JP61077659 A JP 61077659A JP 7765986 A JP7765986 A JP 7765986A JP S6231472 A JPS6231472 A JP S6231472A
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JP
Japan
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circuit
bit
data
bits
order
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JP61077659A
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Inventor
Katsuhiko Negi
根木　勝彦
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NEC Corp
Original Assignee
NEC Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路を用いたデジタルデータ処理回路に
関し、特にデジタル信号処理に必袂な高速フーリエ変換
（ＦＦ’ｌ’）Ｋ好適なビット処理回路に関する。
〔従来の技術〕
電子計算機等において離散的フーリエ変換を実行する場
合、高速フーリエ変換（ＦＦＴ）の手法が広く用いられ
ている。この高速フーリエ変換処理をさらに高速に実行
するためには、処理されるデータのビットの並びを逆に
する（重みづけを逆にする）ビット順序並べ替え処理を
高速に実行することが１つのポイントとなる。
ビット順序並べ替え処理に関する従来の技術としては、
予めビットの順序が逆になっているデータをテーブル化
しておくことや、ビット並ぺ替えのための計算を高速７
−リエ変換（ＰＦＴ）の計算とは切シ離して前もって実
行し、実行結果をテーブルにたくわえておくことが提案
されている。
これＫよればＦＦＴ実行時には、そのテーブルを参照す
る（いわゆるテーブルルックアップ）ことでビットの並
びかえができる。
しかし、この手法は大容量のメモリを必要とする。従っ
て、かかる並びかえ処理をメモリを使わずにハードウェ
ア処理回路で実現することも提案されている。第４図は
その要部ブロック図である。
従来提案されているものは、第２図のようにデータバス
ＤＢＱ乃至ＤＢ３上のデータビットｂｏ〜ｂ３の順序を
逆に並びかえる、すなわちす、、ｂ、、ｂｌ。
ｂ、とするために、トランジスタＱ１乃至Ｑ４およびＱ
’ｒ乃至Ｑ　’４からなる選択ゲート群を設け、データ
ビ、トを並びかえていた。図では、制御信号ｃ。
が“Ｌ−レベルの時はデータバスＤＢＱ乃至ＤＢ３上の
ビットはそのままデータバスＸｏ乃至Ｘ３にトランジス
タＱ’ｒ乃至Ｑ’ａを介して転送されるが、制御信号Ｃ
０がＩＨルベルになるビットランジスタＱｚ乃至Ｑ４が
選択されるため、データバスＸ０乃至Ｘ３には夫々逆配
列されたビットＪｖｂ２ｐＪｔｂ、が転送される。
〔発明が解決しようとする問題点〕
以上に説明した従来のど、ト順序並べ替え処理において
、テーブルル、クアッグの方法は、計算結果を記憶する
メモリ領域を確保する必要がある。
さらにデータのうち任意のビットの順序を選択的に並べ
替える場合にはよシ多くの計算プロセスと記憶領域とが
必要となシ、チップ面積を小さくすることが特に重要な
半導体装置においては致命的な欠点となる。
また、従来の第４図に示すような回路は固定ビット長の
みしか並びかえができないという欠点がア夛、任意のビ
ットのみの順序を変更することが要求されるものには適
用できない。よって、デジタル信号処理における離散的
フーリエ変換の入力サンプル値系列の数がＪ−序並びか
え回路によって制限されてしまい、汎用性に非常に乏し
いという欠点がある。
〔問題点を解決するだめの手段〕
本発明は、処理されるべきデータの全ビットのビット順
序を逆にする並びかえ回路と、シフト数を指定する回路
と、指定されたシフト数に基めで前記並べかえられたデ
ータをシフトし、任意のビットの順序を変更する回路と
を含む。
〔実施例〕
以下図面を参照して本発明の一実施例を説明する。第１
図は４ビツト長のデータに対して最大４ビツトまでその
ど、ト順序が並べ替えられるようドした場合の一実施例
を示す回路図である。本実施例回路は、４ビツトのデー
タを記憶できるレジスタ１と、ＤＢｌ乃至ＤＢａから成
る４ビツトのデータバスと、制御信号Ｃ０にょってレジ
スタｌの各ビットｂＯ〜ｂｓｆｔそのまま、もしくは順
序を逆Ｋ並びかえてデータバスＤＢＱ乃至ＤＢ３に出力
することが可能なビット順序並び換え回路２と、制御信
号Ａｏ、ＡＩのデコーダ回路４と、その出力によりてＤ
Ｂｏ乃至ＤＢａまでのデータをＯビ、トから３ビ、トま
で任意にシフトしてデータバスＸ・乃至ＸｓＫ出力する
ことが可能な複数ビットΦシフト回路（バレルシフタ）
３とを含んで構成される。
動作の一例としてレジスタ内の３ビ、トのデータｂｏ、
ｂ、、ｂ、の並べ替えを実行し、データバスＸ、、Ｘ、
、Ｘ、に出力する場合について説明する。
制御信号Ｃ・が１ＨルベルのときＭＯ８トランジスタＱ
１〜Ｑ４が導通となル、Ｑ’ｔ〜Ｑ’４が非導通となる
ため、レジスタの内容す、、ｂ□、　ｂ、　、　ｂ、が
それぞれデータバスの対応するビット線ＤＢＯ。
ＤＢＩ　、ＤＢ２．ＤＢａに出力される。一方、制御信
号ｃｏがｌ　Ｌ　ルベルの、１はＭＯＳト；ｙンジスタ
Ｑ’１〜Ｑ’４を介して全ビットの順序になって出力さ
れる。すなわち、レジスタの内容ｂＯｔ　ｂｌ　ｐ　Ｊ
　ｖｂ３がそれぞれデータバスの各ビット線ＤＢ３．Ｄ
Ｂ２゜ＤＢＩ、ＤＢＱに出力される。このとき制御信号
Ａｏ。
ＡＩを両方ともｌＨ″レベルにすると、ビット・シフト
回路３内の２人力ＮＯＲグー）Ｎ３の出力のみが”Ｈ＠
レベルとなるため、ＭＯＳトランジスタＱ。
乃至Ｑ！＠のうちＱｓ　ｓ　Ｑｔｚ　ｅ　Ｑｌｌ　＊　
Ｑｘａのみが導通となり、他は非導通となる。よって、
データバスのビット線ＤＢｏはＸ、に、ＤＢｌはＸ、に
、ＤＢ２はＸｌに、ＤＢａはＸ２にそれぞれ接続される
。この結果Ｘｅにはレジスタの内容す、が、Ｘｌにはｂ
ｌが、Ｘ２にはｂｏが、Ｘ３にはす、がそれぞれ出力さ
れ、ｂ０〜ｂ、の３ビツトのデータの並べ替えが実行さ
れる。
同様にして制御信号ｃｏをＩ　Ｌ　ｗレベル、ＩＩＩＪ
御信号Ａ・、Ａ１を両方とも１ＬルベルにすればＸ、に
はレジスタの内容ｂｓが、ＸＩＫはｂ２が、Ｘ雪にはｂ
ｌが、Ｘ３にはｂｏがそれぞれ出力されｂｏ、ｂ、の４
ビ、ト全ての並べ替えが実行される。また制御’Ｎ　４
　Ｃ＠　ｆ　”　Ｌ　’　レヘル、制御ＫＨＨ号Ａ　（
１ｆ　’　Ｌ　’　Ｖ　ヘ）し、Ａｌｔｌ”“Ｈ’レベ
ルにすれはＸＯにはレジスタの内容ｂｌが、Ｘｌにはｂ
ｏが、Ｘ、にはｂ３が、Ｘ、にはｂ２が夫々出力され、
ｂｏとｂｌの２ビツトの順序の入れ替えができる。
第１図の実施例における制御信号ＣＯ，ＡＯおよびＡ１
に対するビット処理結果を表１に示す。
表　　１ 第１図の回路によれば、表１の下線で示すように４ビツ
ト、３ビツト、２ビツトの各ビット順序並びかえが可能
である。
本実施例回路はビット長４ビツトのビット逆順序並べ替
え回路と、４ビツトの入出力線をもつ任意のビット信号
を任意の位置に出力可能な複数ビットのシフト回路とを
もって、４ビツト以下の任意のビット長の並べ替えが可
能な場合を示した。
シカし、一般にビット長Ｎビット（Ｎは正の整数）の並
べ替え回路と、少なくともＮビットの入出力線をもつ任
意のビット信号を任意の位置に出力可能なシフト回路と
を含んで構成すれは、Ｎビット以下の任意のビット長の
並べ替えが可能なことは明らかである。
第１図に示したビット操作回路はデジタル信号処理にお
けるＦ　Ｆ　Ｔ処理において特に有効である。
第２図にそのデジタル信号処理プロセッサの要部ブロッ
ク図を示す。
第２図において、ＦＦＴに用いられるデータはメモリ１
０からシステムバス１１を介してシステムクロ、りφ１
に同期してノーヤングレジスタ（ＷＲ）１２に入力され
る。入力されたデータはシステムクロックφ冨に同期し
てワーキングレジスタ１２から読み出される。読み出さ
れたデータはビット並び換え回路１３によって全ピット
が逆順序になるように並びかえられる（ビットリバース
操作）。
並びかえられたデータはシステムクロックφ１に同期し
て再度ワーキングレジスタ１２に入力され、システムク
ロックφ２に同期してＱレジスタ１４に転送される。
一方、レジスタ１６にはプログラム操作等によりシフト
値がセットされる。シフト値はデコーダ１７にてデコー
ドされてバレルシフタ（ラテラルシック）１５によるシ
フト操作を制御する。バレルシフタ１５は第１図の回路
３と同じものでよい。
Ｑレジスタ１４に格納されたデータはバレルシ７りによ
ってシフトされマルチプレクサ１８を介して論理演算回
路（ＡＬＵ）１９の一方に入力される。この時、ＡＬ［
Ｊ１９にはＮ０Ｐ（Ｎｏ　０ＰＥＲＡＴＩＯＮ）を指示
する信号が入力され、マルチプレクサ１８を介して入力
されたデータはそのままＡＬＵ１９を通過してシステム
クロ、りφ１のタイミングでワーキングレジスタ１２に
格納される。
以上の処理によシ、メモリ１０内のデータの任意のビッ
トの順序が変更される。以上の動作は第３図のタイミン
グチャートに示されている。第３よシ明らかなように、
システムクロックの１周期でビットリバース処理が終了
し、さらに続く１周期でシフト処理が終了する。従って
、非常に高速にかつ余分なメモリを使用することなく任
意ビット長のデータビ、トの並び換えを行なうことがで
きる。
〔発明の効果〕
以上説明したように本発明の並べ替え回路はテーブルを
もつ必要がないため、回路の所要面積を縮小することが
できる。さらに、固定ビット長でなく、任意のビット長
についてその並べ替えが可能であるから、離散的７−リ
エ変換の入力サンプル値系列数の高速フーリエ変換（Ｆ
ＦＴ）が可能となシ、その応用範囲は一層広いものとな
る。
【図面の簡単な説明】
第１図は本発明を最大ビット長４ビツトまでの任意ビッ
ト長のビット逆順序並べ替え回路に実施した場合の一実
施例を示す回路図、第２図は本発明をデジタル信号処理
プロセッサに適用した時の要部ブロック図、第３図はそ
のタイミング図、第４図は従来のど、ト長４ビット固定
のビット逆順序並べ替え回路の一例を示す回路図である
。 へ・〜Ｎ３・・・・・・ＮＯＲケート、ｂｏ−、−ｂ３
・・・・・・レジスタ内データ、ＤＢＯ〜ＤＢ３・・・
・・・データバス内ビット線、Ｃ６、Ａ６　、ＡＩ・・
・・・・制御信号、Ｑ’ｔ〜Ｑ′４゜Ｑ１〜Ｑ２゜・・
・・・・Ｎチャンネル型ＭＯ８）ランジスタ、Ｘ、−Ｘ
、・・・・・・出力。

Claims (1)

    【特許請求の範囲】
  1. 複数ビットからなるデータの全ビットの順序を逆にして
    出力する第１の回路と、該第１の回路の出力を入力とす
    るシフト回路と、該シフト回路のシフト数を制御する第
    ２の回路とをバス接続したことを特徴とするビット処理
    回路。
JP61077659A 1985-04-03 1986-04-03 ビツト処理回路 Pending JPS6231472A (ja)

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JP7023085 1985-04-03
JP60-70230 1985-04-03

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JPS6231472A true JPS6231472A (ja) 1987-02-10

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JP61077659A Pending JPS6231472A (ja) 1985-04-03 1986-04-03 ビツト処理回路

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EP (1) EP0198341B1 (ja)
JP (1) JPS6231472A (ja)
DE (1) DE3685982T2 (ja)

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