JPS6232453U - - Google Patents
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- Publication number
- JPS6232453U JPS6232453U JP12178985U JP12178985U JPS6232453U JP S6232453 U JPS6232453 U JP S6232453U JP 12178985 U JP12178985 U JP 12178985U JP 12178985 U JP12178985 U JP 12178985U JP S6232453 U JPS6232453 U JP S6232453U
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
図はこの考案の一実施例を示すブロツク図であ
る。 １ａ，１ｂ…ダイナミツクメモリ、２…データ
バス、３ａ…偶数パリテイ生成チエツク回路、３
ｂ…奇数パリテイ生成チエツク回路。
る。 １ａ，１ｂ…ダイナミツクメモリ、２…データ
バス、３ａ…偶数パリテイ生成チエツク回路、３
ｂ…奇数パリテイ生成チエツク回路。
Claims (1)
- 複数ワードを並列に読み出し／書き込み可能な
ダイナミツクメモリシステムに対して１ワード単
位でパリテイ生成チエツク回路を設け、データ書
き込み時に１ワードごとに１ビツトのパリテイビ
ツトを付加するとともに、データ読み出し時に１
ワードごとにパリテイチエツクを行なうものにお
いて、複数の上記パリテイ生成チエツク回路とし
て偶数パリテイ用と奇数パリテイ用とを混用した
ことを特徴とするダイナミツクメモリシステムの
パリテイチエツク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178985U JPS6232453U (ja) | 1985-08-08 | 1985-08-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178985U JPS6232453U (ja) | 1985-08-08 | 1985-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232453U true JPS6232453U (ja) | 1987-02-26 |
Family
ID=31011381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12178985U Pending JPS6232453U (ja) | 1985-08-08 | 1985-08-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232453U (ja) |
-
1985
- 1985-08-08 JP JP12178985U patent/JPS6232453U/ja active Pending
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