JP2000502542A - 集積回路 - Google Patents

Abstract

(57)【要約】 本発明はＡ／Ｄ変換器およびテスト回路を具える集積回路に関する。テストモードにおけるテスト回路はＡ／Ｄ変換器の回路区分にこれら制御信号を供給するとともにＡ／Ｄ変換器の出力側にデジタルデータ信号を発生する。バイアス信号および基準信号のようなアナログ信号を選択し、変換器の入力部に供給する。次いで、選択された信号表わすデジタル表示を変換器の出力側に得ることができる。クロック信号のようなデジタル信号を選択し、この出力部に直接供給する。出力部はクロック信号によって作動し、選択されたデジタル信号のクロックバージョンを構成し、この信号は出力側デジタル得られるようにする。従って、デジタルおよびアナログの選択信号を変換器の出力側に得ることができ、且つ特定のデータ特定の比較することができる。

Description

【発明の詳細な説明】 集積回路発明の技術分野 本発明はＡ／Ｄ変換器およびテスト回路を具え、このＡ／Ｄ変換器の作動は複 数のアナログおよびデジタル制御信号の制御により行い、デジタル信号の１つを クロック信号とし、前記Ａ／Ｄ変換器はアナログ入力信号を受ける入力部と、こ の入力部に接続されアナログ入力信号と多数の基準値とを比較してデジタルシー ケンスの各素子を発生するアナログ信号比較手段と、このアナログ信号比較手段 に接続され前記デジタルシーケンスを第１デジタルデータ信号に変換するデジタ ル変換手段と、前記クロック信号により制御され前記デジタル変換手段に接続さ れて第１デジタルデータ信号を出力するデジタル出力部とを具える集積回路に関 するものである。発明の背景 Ａ／Ｄ変換器が１部分を構成するシステムの総合性能に対するＡ／Ｄ変換器の 重要性に鑑み、この構成素子の完全なテストが要求される。Ａ／Ｄ変換器の作動 は一組の時間と共に変化する制御信号および時間と共に変化しない制御信号によ って制御される。制御経路とも称されるこれら制御信号は基準信号、バイアス信 号、クロック信号等で構成される。Ａ／Ｄ変換器を適宜作動させるために、これ ら制御信号を用いてある仕様を整合する必要がある。これは機能的（データ経路 ）テストにより絶対的にのみテストされる。制御経路の明瞭なテストによってさ もなくば検出を免れる欠点や失敗を検出する。明瞭なテストを容易に行うために は、試験可能性設計（ＤｆＴ）解法が必要である。その理由は制御経路が一般に 測定に対し得られないからである。米国特許5,389,926 には、Ａ／Ｄ変換器に結 合されたテスト回路を特徴付けるセットアップが記載されている。このテストが 回路はテストモードで能動的となってＡ／Ｄ変換器の内部回路区分の出力ノード に端子を接続し、この内部回路区分は可変基準電圧をこの出力ノードに発生する 機能を有する。斯くして発生した基準電圧の大きさはこの端子でモニ タできる。しかし、このセットアップはＡ／Ｄ変換器の制御信号のデジタルオン −チップテストには不適切である。発明の概要 本発明の目的はＡ／Ｄ変換器制御信号のデジタルオン−チップテストを行う方 法の問題点を解決せんとするものである。 この目的のため、本発明は、Ａ／Ｄ変換器およびテスト回路を具え、このＡ／ Ｄ変換器の作動は複数のアナログおよびデジタル制御信号の制御により行い、デ ジタル信号の１つをクロック信号とし、前記Ａ／Ｄ変換器はアナログ入力信号を 受ける入力部と、この入力部に接続されアナログ入力信号と多数の基準値とを比 較してデジタルシーケンスの各素子を発生するアナログ信号比較手段と、このア ナログ信号比較手段に接続され前記デジタルシーケンスを第１デジタルデータ信 号に変換するデジタル変換手段と、前記クロック信号により制御され前記デジタ ル変換手段に接続されて第１デジタルデータ信号を出力するデジタル出力部とを 具える集積回路において、前記テスト回路は前記入出力部の一方に供給すべき制 御信号の少なくとも１つをし、従ってデジタル出力部に次のテストの選択された 制御信号を表わす第２デジタルデータ信号を出力するテストモードを有すること を特徴とする。 デジタル出力部にデジタル形状で得られるかかる情報を有することにより、テ ストはオン−チップで行うことができる。例えば、この場合には、テストプログ ラムを実行するオン−チップ専用のテスタ回路またはＣＰＵを設ける必要があり 、このＣＰＵによって、選択された制御信号から取出されデジタル出力部に発生 したデジタルデータ信号とメモリに記憶された特定のデータとの比較を行うよう にする。メモリを節約するためには、この比較に圧縮信号をも含め、デジタルデ ータ信号の圧縮を例えば直線性フィードバックシフトレジスタによってオン−チ ップで行うようにする。 本発明の実施に当たり、前記テスト回路によって前記アナログ制御信号から第 １選択信号を選択し、この第１選択信号を入力部に供給し、従って第１選択信号 のアナログ量に相当する第３デジタルデータ信号をデジタル出力部に供給し得る ようにする。斯様に構成した場合の利点は、アナログ制御信号によってテスト用 のチップを取外す必要がないことである。アナログ信号の正確なオフチップテス トは近接デジタル信号からの干渉によって特に生ずるオフ−チップテスト装置へ の長い道程での信号の劣化のために、取るに足らないタスクではなくなる。さら に、アナログ信号のオフ−チップテストは高価なテスト装置を必要とする。本発 明によれば選択されたアナログ制御信号をそれぞれ対応するデジタルデータ信号 によれば変換するとともにこれらデジタルデータ信号を評価に対して得られるよ うにすることによってこれら問題を解決する。 本発明のさらに他の例によれば、前記テスト回路によって前記デジタル制御信 号から第２選択信号を選択し、この第２選択信号を前記クロック信号により制御 されるデジタル出力部に供給し、これによりクロック信号に対する前記第２選択 信号のタイミング特性を表わす第４デジタルデータ信号を前記デジタル出力部に 発生させるようにする。斯様にして、テストデジタル制御信号への直進的な道を 提供する。デジタル制御信号、特にクロック信号の重要な例は、上述したすべて の相互タイミング関係である。防止し得ない信号遅延の結果として、これらタイ ミング関係は、これら制御信号を遠方の端子および更には一層遠方のモニタ用テ スト装置に結合することにより保持するのが困難である。本発明の一例では、こ の問題は選択されたデジタル制御信号の遅延感応タイミングを関連するデジタル データ信号に“凍結”することによって回避し、従ってこれを評価に用いるよう にする。 本発明によれば、Ａ／Ｄ変換器のアクセスまたはデジタル制御信号の何れかを オン−チップデジタルテストし、Ａ／Ｄ変換にとにかく必要なできるだけ多くの 構成素子を用いる論理的な方法を提供することができること明らかである。それ にもかかわらず、本発明はオフ−チップテストにも有利である。その理由は、ア ナログおよびデジタル制御信号が一層強いフォーマットで一括し得るからである 。デジタルデータ信号をチップの出力部に得られるようにするために、デジタル データ信号を出力部にシフトする走査チェーンを用いる。内蔵Ａ／Ｄ変換器には 多くの場合に何れにしても回路の他の構成素子から独立して機能テストをこの行 う走査チェーンを設ける。 本発明の他の例では、前述した所と同様に、外部発生アナログ信号をテストす ることができる。これは、Ａ／Ｄ変換器のテスト回路を拡張して、前記Ａ／Ｄ変 換器に対する外部ノードにより搬送される外部アナログ信号を選択し、この外部 アナログ信号を前記入力部に供給し、これによりクロック信号に対する前記外部 アナログ信号のアナログ量を表わす第６デジタルデータ信号を前記デジタル出力 部に発生させるようにして、達成する。 また、本発明の他の例では、外部発生 アナログ信号をテストすることができる。これは、Ａ／Ｄ変換器のテスト回路を 拡張して、前記Ａ／Ｄ変換器に対する外部ノードにより搬送される外部デジタル 信号を選択し、この外部デジタル信号を前記クロック信号により制御される前記 デジタル出力部に供給し、これによりクロック信号に対する前記外部デジタル信 号のタイミング特性を表わす第７デジタルデータ信号を前記デジタル出力部に発 生させるようして、達成する。上記２例によってテストし得る信号数を著しく多 くすることができる。特に、フィルタおよびサンプルーホールドのようなＡ／Ｄ 変換の前段のアナログ信号処理段をこの制御するアナログおよびデジタル信号は 本発明の態様後の明瞭なテストの候補である。 本発明の更に他の例では、デジタル信号のサブセット間のタイミング関係を迅 速且つ簡単にテストすることができる。これは、前記テスト回路に、前記デジタ ル制御信号および前記外部デジタル信号のサブセットを一度に受けて出力側に前 記サブセットの所望のタイミング情報を含む１パルス列を供給する多重入力論理 回路を設け、このテスト回路によって前記クロック信号により制御される前記デ ジタル出力部への伝送用の前記パルス列を選択し、これにより前記サブセットの 関連するタイミング特性を表わす第９デジタルデータ信号を前記デジタル出力部 に発生させるようにする。従って、このデータは予定のタイミング関係のデータ と解釈することができる。 本発明に対する関連資料は本願人によ米国特許願08/532,338(PHN 15,384)08/6 79,871(PHN 15,379)08/616,083(PHN 15238)に記載されている。 また、本発明は上記回路をテストする方法にも関するものである。図面の簡単な説明 図１は任意な形式のＡ／Ｄ変換器の構成を示すブロック図、 図２は図１のＡ／Ｄ変換器に基づく本発明Ａ／Ｄ変換器の構成を示すブロック 図、 図３はフル−フラッシュＡ／Ｄ変換器の構成を示す回路図、 図４は図３のフル−フラッシュＡ／Ｄ変換器に基づく本発明の好適な例を示す 回路図である。発明を実施するための最良の形態 図１は任意な形式のＡ／Ｄ変換器の構成を示すブロック図である。フル−フラ ッシュおよびフォルディング変換器の双方および他の既知の型のＡ／Ｄ変換器は このブロックに適合させる。入力端子１には変換すべきアナログ信号を供給する 。アナログ信号比較集積回路によって、入力端子に供給されるアナログ信号の大 きさのデジタル表示であるデジタルシーケンスを発生する。原理的には、回路全 体を通じてデジタル信号であると解釈する信号の大きさを同様に変換することが できる。デジタルシーケンスのフォーマットおよびこのシーケンスが得られる方 法は変換器の形式によって決まる。次いで、デジタル変換手段３によってデジタ ルシーケンスを所望のフォーマットのデジタルデータ信号に変換する。これは、 コンデンサ／抵抗型の変換器におけると同様にシリアル−パラレル変換を意味す るか、またはフル−フラッシュ変換器におけると同様に温度計のコードから２進 コードへの変換を意味する。次いで、デジタルデータシーケンスをデータ出力部 ４に出力する。従来のデータ経路をテストするために、通常はデジタル出力部を 読出すためのハードウエア、例えば、出力ポートを経て電子回路の出力側にデー タをシフトする走査チェインを設ける。 図２は本発明Ａ／Ｄ変換器およびテストを実行するテスタ１３を示す。Ａ／Ｄ 変換器は図１に示すものに基づき、これはテスタモード中変換器の信号流を制御 するテスト回路５により拡張する。その順番で、テスト回路は端子１０を経てデ ータコードの形態で供給される命令によって制御する。このテスト回路には命令 を復号し且つこれに従って実行を行う機能を含む。端子１０に命令を受けると、 テスト回路はテストモードに入る。テスト回路は夫々接続部６および８を経て第 １組のアナログ制御および外部アナログ信号を受ける。これら命令によりこの第 １組の各アナログ信号を連続的に選択し、且つ接続部１１を経てに対しに供給す る。各選択された信号の大きさはアナログ信号比較手段２およびデジタル変換手 段３によってデジタルデータ信号に変換し、且つデジタル出力部４によって出力 する。また、テスト回路は夫々接続部７および９を経て第２組のデジタル制御お よび外部デジタル信号を受ける。端子１０に他の命令を受けると、テスト回路は この第２組から各デジタル信号を接続部１２を経てデジタル出力部４に供給する 。デジタル出力部４はクロック信号により制御する。このクロック信号は選択さ れた信号のクロックバージョンを構成する。この信号のクロックバージョンをデ ジタル出力部４により出力されるデジタルデータ出力に挿入する。これがため、 クロック信号と選択された信号との間のタイミング関係はデジタルデータ信号に 含まれるようになる。 テスト作業は次の通りである。テスタ１３によってノード１０に多数の命令を 供給するとともにデジタル出力部４に発生したデジタルデータ信号とテスタに得 られるメモリ区分によって記憶された特定のデータとを比較する。このテスト結 果、例えば、簡単な通過／失敗表示はオン−チップＣＰＵに送り、ここでアプリ ケーションを知らせる。或は又、テスタおよびＣＰＵは全く同一のものとし、ま た、ＣＰＵもアプリケーションの実行に用いる。通常ハードウエアを設けてデジ タル出力部、例えば、走査チェインをオフ−チップ読出しする図１に対して成さ れたリマークをリコールする場合には、チップの外側に設けられたテスタ１３を 有するオプションとする。従って、命令をチップの入力ポートを経てノード１０ に供給することができる。 図３はＮ−ビットフル−フラッシュ変換器のブロック図を示す。デジタル表示 を得る必要がある信号に対して明らかに関連するアナログ入力電圧を入力端子１ に供給する。アナログ信号比較手段２は抵抗分圧回路網２２を経ての２１の電圧 から（２^N−１）個の基準電圧を構成するとともにこれら電圧と入力電圧とを１ 組の（２^N−１）個の比較器２３を経て比較する。比較器の出力側の信号は入力 電圧の大きさが各比較器に対して供給された基準電圧容量も大きいか否かを夫々 示す２レベルを信号とする。斯様にして、各比較器により温度計コードで入力電 圧の大きさを表わす各瞬時に、デジタルシーケンスの（２^N−１）個の２進素子 の一方を提供する。デジタル変換手段３によってこのシーケンスをＮ−１ビット ２進値に変換し、次いでこれをデジタル出力部４により出力する。変換器は２つ の内部クロック信号、即ち、デジタル変換瞬時の作動を制御する第１クロック信 号およびデジタル出力部４の作動を制御する第２クロック信号によって制御する 。両クロック信号はクロック信号発生器５によりマスタークロック信号から取出 す。これらクロック信号はその周期およびパルス幅が同一であるが、相対位相が 相違し、位相値は全体として変換器の適宜の作動に対して臨界的である。更に、 ２つの直流バイアス信号はバイアス発生器６により比較器の組に対して発生させ る。慣例の機能テスト計画において、変換器のこれら内部発生クロック信号およ びバイアス信号は、入力端子１に一連のテスト信号を供給し、関連するデジタル データ信号をデジタル出力部４で例えば走査チェイン８により読出し、且つこの デジタルデータ信号と特定のデータとを比較することによって明瞭にテストする 。 図４は図３のフル−フラッシュ変換器に基づき、この変換器のオン−チップの 制御信号を明確にテストする方法を設けた本発明の好適な例のブロック図を示す 。テスタは明確には示さないが、その作動および接続は図２およびその関連テキ ストから導出することができる。Ａ／Ｄ変換器には、テスト回路７を追加する。 このテスト回路には、乗算器７１および制御回路（明確には図示せず）を設け、 ことにより状態マシンを提供する。乗算器７１には多数のノード、即ち、バイア ス発生器６によって発生したアナログ信号比較手段２に対するバイアス信号を搬 送する２つの内部ノードと、外部アナログ信号９を搬送する外部ノードとを接続 する。状態マシンは、一方の状態ではノード１０受信した命令を解釈するととも に他方の状態ではなかんずく乗算器７１を作動させるようにする。１つのコード を受信すると、受信７１に接続されたノードのうちの対応するノードを選択し、 これによって搬送された信号を接続部１１を経てに対しに供給する。この信号を アナログ信号比較手段２およびデジタル変換手段３によりデジタルデータ手段に 変換し、且つこれをデジタル出力で得るようにする。クロック発生器５により外 部マスタークロックから取出した２つのクロック信号は変換器の適宜の作動に対 して臨界的となる相互に対するタイミング関係を有するものとする。例えば、ク ロック信号が所定のオーバーラップを有する必要性を設計で要求する場合には、 これを次の方法で評価することができる。これら信号をテスト回路のＡＮＤゲー ト部分７２に供給することによって、オーバーラップの量の目安となるパルス幅 の 形態のクロック信号のタイミング関係に極めて重要な情報を含むパルス列を構成 することができる。このパルス列はデジタル出力部４のパルス列のクロックバー ジョンが構成される箇所に供給する。テスト回路の制御回路により作動する乗算 器４１によって、この信号または出力すべきデジタル変換手段３からのデジタル データ信号の何れかを選択する。図２に示すものと同様に、オン−チップテスタ を用いることによって、比較器をオン−チップで実行することができる。或は又 、テストモードにおけるデジタル出力部４によって出力データを走査チェイン８ に挿入する。次いで、これらデータに対して特定のデジタルデータでオフ−チッ プ比較を行うことができる。

Claims (1)

1. 【特許請求の範囲】 １．Ａ／Ｄ変換器およびテスト回路を具え、このＡ／Ｄ変換器の作動は複数のア ナログおよびデジタル制御信号の制御により行い、デジタル信号の１つをクロ ック信号とし、前記Ａ／Ｄ変換器はアナログ入力信号を受ける入力部と、この 入力部に接続されアナログ入力信号と多数の基準値とを比較してデジタルシー ケンスの各素子を発生するアナログ信号比較手段と、このアナログ信号比較手 段に接続され前記デジタルシーケンスを第１デジタルデータ信号に変換するデ ジタル変換手段と、前記クロック信号により制御され前記デジタル変換手段に 接続されて第１デジタルデータ信号を出力するデジタル出力部とを具える集積 回路において、前記テスト回路は前記入出力部の一方に供給すべき制御信号の 少なくとも１つをし、従ってデジタル出力部に次のテストの選択された制御信 号を表わす第２デジタルデータ信号を出力するテストモードを有することを特 徴とする集積回路。 ２．前記テスト回路によって前記アナログ制御信号から第１選択信号を選択し、 この第１選択信号を入力部に供給し、従って第１選択信号のアナログ量に相当 する第３デジタルデータ信号をデジタル出力部に供給するようにしたことを特 徴とする請求項１に記載の集積回路。 ３．前記テスト回路によって前記デジタル制御信号から第２選択信号を選択し、 この第２選択信号を前記クロック信号により制御されるデジタル出力部に供給 し、これによりクロック信号に対する前記第２選択信号のタイミング特性を表 わす第４デジタルデータ信号を前記デジタル出力部に発生させるようにしたこ とを特徴とする請求項１に記載の集積回路。 ４．前記テスト回路によって前記デジタル制御信号から第３選択信号をも選択し 、この第３選択信号を前記クロック信号により制御されるデジタル出力部に供 給し、これによりクロック信号に対する前記第３選択信号のタイミング特性を 表わす第５デジタルデータ信号を前記デジタル出力部に発生させるようにした ことを特徴とする請求項２に記載の集積回路。 ５．前記テスト回路によって前記Ａ／Ｄ変換器に対する外部ノードにより搬送さ れる外部アナログ信号を選択し、この外部アナログ信号を前記入力部に供給し 、これによりクロック信号に対する前記外部アナログ信号のアナログ量を表わ す第６デジタルデータ信号を前記デジタル出力部に発生させるようにしたこと を特徴とする請求項２に記載の集積回路。６．前記テスト回路によって前記Ａ ／Ｄ変換器に対する外部ノードにより搬送される外部デジタル信号を選択し、 この外部デジタル信号を前記クロック信号により制御される前記デジタル出力 部に供給し、これによりクロック信号に対する前記外部デジタル信号のタイミ ング特性を表わす第７デジタルデータ信号を前記デジタル出力部に発生させる ようにしたことを特徴とする請求項３に記載の集積回路。 ７．前記テスト回路は前記デジタル制御信号のサブセットを一度に受けて出力側 に前記サブセットの所望のタイミング情報を含む１パルス列を供給する多重入 力論理回路を含み、このテスト回路によって前記クロック信号により制御され る前記デジタル出力部への伝送用の前記パルス列を選択し、これにより前記サ ブセットの関連するタイミング特性を表わす第８デジタルデータ信号を前記デ ジタル出力部に発生させるようにしたことを特徴とする請求項３に記載の集積 回路。 ８．前記テスト回路は前記デジタル制御信号および前記外部デジタル信号のサブ セットを一度に受けて出力側に前記サブセットの所望のタイミング情報を含む １パルス列を供給する多重入力論理回路を含み、このテスト回路によって前記 クロック信号により制御される前記デジタル出力部への伝送用の前記パルス列 を選択し、これにより前記サブセットの関連するタイミング特性を表わす第９ デジタルデータ信号を前記デジタル出力部に発生させるようにしたことを特徴 とする請求項６に記載の集積回路。 ９．前記テスト回路は、デジタル符号の形態の各受信命令の制御の下で前記Ａ／ Ｄ変換器の作動のモード、即ち、Ａ／Ｄ変換器の常規作動モードである第１モ ードおよび前記テストモードである第２モードを選択する選択手段を含むこと を特徴とする請求項１に記載の集積回路。 10．前記選択手段によって、各命令を受信する際に、前記アナログおよびデジタ ル選択信号と前記外部アナログおよびデジタル信号間でテストすべき信号を選 択するようにしたことを特徴とする請求項９に記載の集積回路。 11．Ａ／Ｄ変換器およびテスト回路を具え、 （１）テスト回路の制御の下でテストすべき信号を選択し、 （２）この信号を前記Ａ／Ｄ変換器の入力側に供給し、 （３）このＡ／Ｄ変換器の出力信号を基準信号と比較するようにしたことを特 徴とする集積回路のテスト方法。