JPS6232513B2 - - Google Patents
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- Publication number
- JPS6232513B2 JPS6232513B2 JP56124310A JP12431081A JPS6232513B2 JP S6232513 B2 JPS6232513 B2 JP S6232513B2 JP 56124310 A JP56124310 A JP 56124310A JP 12431081 A JP12431081 A JP 12431081A JP S6232513 B2 JPS6232513 B2 JP S6232513B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- memory element
- gate
- read data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は記憶素子に関する。
第１図に従来の記憶素子の構成を示す。
図において１はメモリアレイ、２は外部からの
書込みあるいは読出しのアドレスを解読し、その
アドレスをメモリアレイ１に与えてメモリアレイ
１を駆動するアドレスデコーダアンドドライバ、
５，６，７，８はナンドゲート、１０はドライ
バ、５０はアドレス入力信号線、５４は入力デー
タ信号線、５５はイネーブル信号線、５６はライ
トイネーブル信号線、６４は出力データ信号線で
ある。
書込みあるいは読出しのアドレスを解読し、その
アドレスをメモリアレイ１に与えてメモリアレイ
１を駆動するアドレスデコーダアンドドライバ、
５，６，７，８はナンドゲート、１０はドライ
バ、５０はアドレス入力信号線、５４は入力デー
タ信号線、５５はイネーブル信号線、５６はライ
トイネーブル信号線、６４は出力データ信号線で
ある。
従来、この記憶素子を使用した装置あるいはパ
ツケージ等を試験する場合、記憶素子以外の部分
を試験するには、記憶素子の出力パターンをすべ
て与えてやる必要があり、そのため記憶素子の全
アドレスを指定する方法がとられてきた。しか
し、この方法では試験用データ作成および試験に
時間がかかりすぎるということおよび記憶素子の
使用方法によつては、全く試験できない部分が生
じるなどの欠点があつた。
ツケージ等を試験する場合、記憶素子以外の部分
を試験するには、記憶素子の出力パターンをすべ
て与えてやる必要があり、そのため記憶素子の全
アドレスを指定する方法がとられてきた。しか
し、この方法では試験用データ作成および試験に
時間がかかりすぎるということおよび記憶素子の
使用方法によつては、全く試験できない部分が生
じるなどの欠点があつた。
本発明の目的は記憶素子を組み込んだ装置等の
記憶素子の試験および記憶素子以外の試験を容易
とする、テスタビリテイの優れた記憶素子を提供
することにある。
記憶素子の試験および記憶素子以外の試験を容易
とする、テスタビリテイの優れた記憶素子を提供
することにある。
前記目的を達成するために本発明による記憶素
子は記憶セルを有し、外部から前記記憶セルへの
書込みあるいは読出しのためのアドレスを指示す
る手段と、外部から書込みデータおよび書込みタ
イミングを与える手段と読出したデータを外部へ
出力する手段を有する書込みおよび読出し可能な
記憶素子において、前記記憶セルからの読出しデ
ータ線が複数本ある場合は、少なくともシフト機
能を備える、読出しデータ保持手段と前記記憶セ
ルからの読出しを抑止し、前記読出しデータ保持
手段に外部からデータを与える手段を設けてあ
る。
子は記憶セルを有し、外部から前記記憶セルへの
書込みあるいは読出しのためのアドレスを指示す
る手段と、外部から書込みデータおよび書込みタ
イミングを与える手段と読出したデータを外部へ
出力する手段を有する書込みおよび読出し可能な
記憶素子において、前記記憶セルからの読出しデ
ータ線が複数本ある場合は、少なくともシフト機
能を備える、読出しデータ保持手段と前記記憶セ
ルからの読出しを抑止し、前記読出しデータ保持
手段に外部からデータを与える手段を設けてあ
る。
前記構成によれば記憶素子および他の部分、例
えば論理回路を組み込み記憶素子の出力を論理回
路等を介して取り出すように構成されるパツケー
ジまたは装置において、記憶素子の出力を抑止
し、外部データを、記憶素子の出力部に設けた読
出しデータ保持手段に一時保持し、シフトするこ
とにより直接論理回路に入力できるので、記憶素
子以外の部分の試験が従来に比較して容易、しか
も短時間にできる。
えば論理回路を組み込み記憶素子の出力を論理回
路等を介して取り出すように構成されるパツケー
ジまたは装置において、記憶素子の出力を抑止
し、外部データを、記憶素子の出力部に設けた読
出しデータ保持手段に一時保持し、シフトするこ
とにより直接論理回路に入力できるので、記憶素
子以外の部分の試験が従来に比較して容易、しか
も短時間にできる。
また、記憶素子自体もその読出し内容をデータ
保持手段に保持し、シフトアウトする構成である
ので他の部分、例えば論理回路を通して試験する
よりテスタビリテイが上昇する。
保持手段に保持し、シフトアウトする構成である
ので他の部分、例えば論理回路を通して試験する
よりテスタビリテイが上昇する。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明による記憶装置の一実施例を示
すブロツク図である。
すブロツク図である。
図において、第１図と共通する部分には同符号
を付してある。新たに付加した回路部は、大旨点
線内に示され、１３はフリツプフロツプ、１１は
オアゲート、１２はアンドゲート、６６はシフト
モード信号線、６７はシフト入力データ信号線、
６８はクロツク信号線を示している。
を付してある。新たに付加した回路部は、大旨点
線内に示され、１３はフリツプフロツプ、１１は
オアゲート、１２はアンドゲート、６６はシフト
モード信号線、６７はシフト入力データ信号線、
６８はクロツク信号線を示している。
本実施例では、アドレス入力信号線５０、アド
レスデコーダアンドドライバ２により構成される
部分は書込みあるいは読出しのためのアドレスを
指示する手段に、入力データ信号線５４、イネー
ブル信号線５５、ライトイネーブル信号線５６、
アンドゲート５，６，７およびドライバ１０等に
より構成される部分は外部から書込みデータおよ
び書込みタイミングを与える手段に、イネーブル
信号線５５、ライトイネーブル信号線５６、ドラ
イバ１０、アンドゲート８および９等により構成
される部分は読出したデータを外部へ出力する手
段に、クロツク信号線６８およびフリツプフロツ
プ１３等により構成される部分は読出しデータ保
持手段に、シフトモード信号線６６、シフト入力
データ信号線６７、アンドゲート１２およびオア
ゲート１１等により構成される部分は読出しデー
タ保持手段に外部からデータを与える手段に相当
する。通常の読出し動作は、シフトモード信号線
６６を０とし、アドレス入力信号線５０に必要な
アドレスを与えて、クロツク信号線６８にクロツ
クを入れてメモリアレイ１の出力信号を信号線６
２、アンドゲート９およびオアゲート１１を経由
して、フリツプフロツプ１３にセツトし出力デー
タ信号線６４から出力する。
レスデコーダアンドドライバ２により構成される
部分は書込みあるいは読出しのためのアドレスを
指示する手段に、入力データ信号線５４、イネー
ブル信号線５５、ライトイネーブル信号線５６、
アンドゲート５，６，７およびドライバ１０等に
より構成される部分は外部から書込みデータおよ
び書込みタイミングを与える手段に、イネーブル
信号線５５、ライトイネーブル信号線５６、ドラ
イバ１０、アンドゲート８および９等により構成
される部分は読出したデータを外部へ出力する手
段に、クロツク信号線６８およびフリツプフロツ
プ１３等により構成される部分は読出しデータ保
持手段に、シフトモード信号線６６、シフト入力
データ信号線６７、アンドゲート１２およびオア
ゲート１１等により構成される部分は読出しデー
タ保持手段に外部からデータを与える手段に相当
する。通常の読出し動作は、シフトモード信号線
６６を０とし、アドレス入力信号線５０に必要な
アドレスを与えて、クロツク信号線６８にクロツ
クを入れてメモリアレイ１の出力信号を信号線６
２、アンドゲート９およびオアゲート１１を経由
して、フリツプフロツプ１３にセツトし出力デー
タ信号線６４から出力する。
パツケージ試験、装置試験および障害情報の収
集などのときはシフトモード信号線６６を１とし
てアンドゲート９を閉じメモリアレイ１の出力信
号を抑止し、シフト入力データ信号線６７からの
信号をアンドゲート１２により有効として、オア
ゲート１１を経由してフリツプフロツプ１３にク
ロツク信号の立上りでセツトする。
集などのときはシフトモード信号線６６を１とし
てアンドゲート９を閉じメモリアレイ１の出力信
号を抑止し、シフト入力データ信号線６７からの
信号をアンドゲート１２により有効として、オア
ゲート１１を経由してフリツプフロツプ１３にク
ロツク信号の立上りでセツトする。
以上の例は、出力データ線６２が１本であるの
でシフトの機能を必要としない。
でシフトの機能を必要としない。
第３図は出力データ信号が複数本ある場合の実
施例である。
施例である。
通常時にはシフトモード信号線６６が０である
から、アンドゲート９−ｉ（ｉ＝１〜４）にメモ
リアレイ出力信号線の信号６２を受けて、オアゲ
ート１１−ｉ（ｉ＝１〜４）を経由してフリツプ
フロツプ１３−ｉ（ｉ＝１〜４）にクロツク信号
６８の立上りでセツトして、出力データ信号６４
−ｉ（ｉ＝１〜４）に出力する。
から、アンドゲート９−ｉ（ｉ＝１〜４）にメモ
リアレイ出力信号線の信号６２を受けて、オアゲ
ート１１−ｉ（ｉ＝１〜４）を経由してフリツプ
フロツプ１３−ｉ（ｉ＝１〜４）にクロツク信号
６８の立上りでセツトして、出力データ信号６４
−ｉ（ｉ＝１〜４）に出力する。
シフトモードの場合には、シフトモード信号線
６６を１とし、シフト入力データをアンドゲート
１２-4、オアゲート１１-4に受けてフリツプフロ
ツプ１３-4にクロツク信号の立上りでセツトする
とともに、フリツプフロツプ１３-3にはフリツプ
フロツプ１３-4の出力を、フリツプフロツプ１３
-2にはフリツプフロツプ１３-3の出力を、フリツ
プフロツプ１３-1にはフリツプフロツプ１３-2の
出力をセツトすることによりシフトし、フリツプ
フロツプ１３-1の出力は他のシフト入力データ信
号となつてシフトするようにして使用される。
６６を１とし、シフト入力データをアンドゲート
１２-4、オアゲート１１-4に受けてフリツプフロ
ツプ１３-4にクロツク信号の立上りでセツトする
とともに、フリツプフロツプ１３-3にはフリツプ
フロツプ１３-4の出力を、フリツプフロツプ１３
-2にはフリツプフロツプ１３-3の出力を、フリツ
プフロツプ１３-1にはフリツプフロツプ１３-2の
出力をセツトすることによりシフトし、フリツプ
フロツプ１３-1の出力は他のシフト入力データ信
号となつてシフトするようにして使用される。
以上により、本記憶素子が組み込まれたパツケ
ージ等の他のすべての部分の試験を短時間にしか
も容易に行なうことができる。
ージ等の他のすべての部分の試験を短時間にしか
も容易に行なうことができる。
以上詳しく説明したように、本発明は記憶素子
内に出力レジスタを設け、このレジスタにシフト
機能を持たせることにより、パツケージ、装置に
組み込んだ場合の試験を容易にし、また障害時の
情報収集の容易な装置を設計できるという効果も
ある。
内に出力レジスタを設け、このレジスタにシフト
機能を持たせることにより、パツケージ、装置に
組み込んだ場合の試験を容易にし、また障害時の
情報収集の容易な装置を設計できるという効果も
ある。
第１図は従来の記憶素子のブロツク回路図、第
２図は本発明の第１の実施例を示すブロツク図、
第３図は本発明の第２の実施例を示すブロツク図
である。 １……メモリアレイ、２……アドレスデコーダ
アンドドライバ、５，６，７，８，９，１２，９
−ｉ，１２−ｉ（ｉ＝１〜４）……アンドゲー
ト、１１，１１−ｉ（ｉ＝１〜４）……オアゲー
ト、１３，１３−ｉ（ｉ＝１〜４）……フリツプ
フロツプ、１４……ナンドゲート、１０……ドラ
イバ。
２図は本発明の第１の実施例を示すブロツク図、
第３図は本発明の第２の実施例を示すブロツク図
である。 １……メモリアレイ、２……アドレスデコーダ
アンドドライバ、５，６，７，８，９，１２，９
−ｉ，１２−ｉ（ｉ＝１〜４）……アンドゲー
ト、１１，１１−ｉ（ｉ＝１〜４）……オアゲー
ト、１３，１３−ｉ（ｉ＝１〜４）……フリツプ
フロツプ、１４……ナンドゲート、１０……ドラ
イバ。
Claims (1)
- １ 記憶セルを有し、外部から前記記憶セルへの
書込みあるいは読出しのためのアドレスを指示す
る手段と、外部から書込みデータおよび書込みタ
イミングを与える手段と読出したデータを外部へ
出力する手段を有する書込みおよび読出し可能な
記憶素子において、前記記憶セルからの読出しデ
ータ線が複数本ある場合は、少なくともシフト機
能を備える、読出しデータ保持手段と、前記記憶
セルからの読出しを抑止し、前記読出しデータ保
持手段に外部からデータを与える手段を設けたこ
とを特徴とする出力レジスタ付き記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124310A JPS5826391A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124310A JPS5826391A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5826391A JPS5826391A (ja) | 1983-02-16 |
| JPS6232513B2 true JPS6232513B2 (ja) | 1987-07-15 |
Family
ID=14882160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124310A Granted JPS5826391A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826391A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939052B2 (ja) * | 1977-03-15 | 1984-09-20 | 株式会社東芝 | 情報処理装置及び方法 |
-
1981
- 1981-08-07 JP JP56124310A patent/JPS5826391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5826391A (ja) | 1983-02-16 |
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