JPS6232514B2 - - Google Patents
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- Publication number
- JPS6232514B2 JPS6232514B2 JP56124311A JP12431181A JPS6232514B2 JP S6232514 B2 JPS6232514 B2 JP S6232514B2 JP 56124311 A JP56124311 A JP 56124311A JP 12431181 A JP12431181 A JP 12431181A JP S6232514 B2 JPS6232514 B2 JP S6232514B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal line
- read data
- memory element
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は記憶素子、さらに詳しく云えば読出し
専用記憶素子に関する。
専用記憶素子に関する。
第１図に従来の読出し専用記憶素子の構成を示
す。
す。
図において１はメモリアレイ、２は外部からの
読出しアドレスを解読し、そのアドレス信号によ
りメモリアレイ１を駆動するアドレスデコーダア
ンドドライバ、５１はイネーブル信号線、４はメ
モリアレイ１から読出したデータ６０をイネーブ
ル信号によつてゲートするアンドゲート、７０は
出力データ信号線である。
読出しアドレスを解読し、そのアドレス信号によ
りメモリアレイ１を駆動するアドレスデコーダア
ンドドライバ、５１はイネーブル信号線、４はメ
モリアレイ１から読出したデータ６０をイネーブ
ル信号によつてゲートするアンドゲート、７０は
出力データ信号線である。
従来、この記憶素子を使用した装置あるいはパ
ツケージ等を試験する場合、記憶素子以外の部分
を試験するには記憶素子の出力パターンをすべて
与えてやる必要があり、そのため記憶素子の全ア
ドレスを指定する方法がとられてきた。しかし、
この方法では試験用データ作成および試験に時間
がかかりすぎるということ、および記憶素子の使
用方法によつては全く試験できない部分が生じる
などの欠点があつた。
ツケージ等を試験する場合、記憶素子以外の部分
を試験するには記憶素子の出力パターンをすべて
与えてやる必要があり、そのため記憶素子の全ア
ドレスを指定する方法がとられてきた。しかし、
この方法では試験用データ作成および試験に時間
がかかりすぎるということ、および記憶素子の使
用方法によつては全く試験できない部分が生じる
などの欠点があつた。
本発明の目的は記憶素子を組み込んだ装置等の
記憶素子の試験および記憶素子以外の試験を容易
とする、テスタビリテイの優れた記憶素子を提供
することにある。
記憶素子の試験および記憶素子以外の試験を容易
とする、テスタビリテイの優れた記憶素子を提供
することにある。
前記目的を達成するために本発明による記憶素
子は記憶セルを有し、外部から前記記憶セルから
の読出しのためのアドレスを指示する手段と、読
出したデータを外部へ出力する手段を有する読出
し専用記憶素子において、前記記憶セルからの読
出しデータ線が複数本ある場合は、少なくともシ
フト機能を備える、読出しデータ保持手段と、前
記記憶セルからの読出しを抑止し、前記読出しデ
ータ保持手段に外部からデータを与える手段を設
けてある。
子は記憶セルを有し、外部から前記記憶セルから
の読出しのためのアドレスを指示する手段と、読
出したデータを外部へ出力する手段を有する読出
し専用記憶素子において、前記記憶セルからの読
出しデータ線が複数本ある場合は、少なくともシ
フト機能を備える、読出しデータ保持手段と、前
記記憶セルからの読出しを抑止し、前記読出しデ
ータ保持手段に外部からデータを与える手段を設
けてある。
前記構成によれば記憶素子および他の部分、例
えば論理回路を組み込み記憶素子の出力を論理回
路等を介して取り出すように構成されるパツケー
ジまたは装置において、記憶素子の出力を抑止
し、外部データを、記憶素子の出力部に設けた読
出しデータ保持手段に一時保持し、シフトするこ
とにより直接論理回路に入力できるので、記憶素
子以外の部分の試験が従来に比較して容易、しか
も短時間にできる。
えば論理回路を組み込み記憶素子の出力を論理回
路等を介して取り出すように構成されるパツケー
ジまたは装置において、記憶素子の出力を抑止
し、外部データを、記憶素子の出力部に設けた読
出しデータ保持手段に一時保持し、シフトするこ
とにより直接論理回路に入力できるので、記憶素
子以外の部分の試験が従来に比較して容易、しか
も短時間にできる。
また、記憶素子自体もその読出し内容をデータ
保持手段に保持し、シフトアウトする構成である
ので他の部分、例えば論理回路を通して試験する
よりテスタビリテイが上昇する。
保持手段に保持し、シフトアウトする構成である
ので他の部分、例えば論理回路を通して試験する
よりテスタビリテイが上昇する。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第２図は本発明による記憶素子の一実施例を示
すブロツク図である。
すブロツク図である。
図において、第１図と共通する部分には同符号
を用いてある。新たに付加した回路部は大旨点線
内に示され、９は読出しデータを保持するフリツ
プフロツプ、８はオアゲート、４，７はアンドゲ
ート、６はナンドゲート、５２はシフトモード信
号線、５３はシフト入力データ信号線、５４はク
ロツク信号線を示している。
を用いてある。新たに付加した回路部は大旨点線
内に示され、９は読出しデータを保持するフリツ
プフロツプ、８はオアゲート、４，７はアンドゲ
ート、６はナンドゲート、５２はシフトモード信
号線、５３はシフト入力データ信号線、５４はク
ロツク信号線を示している。
本実施例ではアドレス入力信号線５０およびア
ドレスデコーダアンドドライバ２により構成され
る部分は、読出しのためのアドレスを指示する手
段に、出力信号線６０、イネーブル信号線５１、
アンドゲート４および５等で構成される部分は読
出したデータを外部へ出力する手段に、シフトモ
ード信号線５２、クロツク信号線５４、アンドゲ
ート７、オアゲート８およびフリツプフロツプ９
等より構成される部分は読出しデータ保持手段
に、シフトモード信号線５２、シフト入力データ
線５３、アンドゲート７-4およびオアゲート８-4
は読出データ保持手段に外部よりデータを与える
手段に相当する。
ドレスデコーダアンドドライバ２により構成され
る部分は、読出しのためのアドレスを指示する手
段に、出力信号線６０、イネーブル信号線５１、
アンドゲート４および５等で構成される部分は読
出したデータを外部へ出力する手段に、シフトモ
ード信号線５２、クロツク信号線５４、アンドゲ
ート７、オアゲート８およびフリツプフロツプ９
等より構成される部分は読出しデータ保持手段
に、シフトモード信号線５２、シフト入力データ
線５３、アンドゲート７-4およびオアゲート８-4
は読出データ保持手段に外部よりデータを与える
手段に相当する。
通常の読出し動作ではシフトモード信号線５２
を０とし、アドレス入力信号線５０に必要なアド
レスを与えて、クロツク信号線５４にクロツクを
入れてメモリアレイ１の出力信号を信号線６０−
ｉ、アンドゲート４−ｉおよびオアゲート８−ｉ
を経由してフリツプフロツプ９−ｉにセツトし、
出力データ信号線７０−ｉから出力する（ｉ＝
1〜4）。
を０とし、アドレス入力信号線５０に必要なアド
レスを与えて、クロツク信号線５４にクロツクを
入れてメモリアレイ１の出力信号を信号線６０−
ｉ、アンドゲート４−ｉおよびオアゲート８−ｉ
を経由してフリツプフロツプ９−ｉにセツトし、
出力データ信号線７０−ｉから出力する（ｉ＝
1〜4）。
パツケージ試験、装置試験および障害情報の収
集などのときはシフトモード信号線５２を１とし
て、メモリアレイ１の出力信号線６０−ｉを抑止
しシフト入力データ信号線５３からの信号をアン
ドゲート７-4により有効としてオアゲート８-4を
経由してフリツプフロツプ９-4に、クロツク信号
の立上りでセツトするとともに、フリツプフロツ
プ９-4の出力信号はアンドゲート７-3、オアゲー
ト８-3を経由してフリツプフロツプ９-3に、フリ
ツプフロツプ９-3の出力信号はアンドゲート７
-2、オアゲート８-2を経由して、フリツプフロツ
プ９-2に、そして、フリツプフロツプ９-2の出力
信号はアンドゲート７-1、オアゲート８-1を経由
して、フリツプフロツプ９-1にセツトされ、フリ
ツプフロツプ９-1の出力信号は他のシフト入力へ
受取られる。
集などのときはシフトモード信号線５２を１とし
て、メモリアレイ１の出力信号線６０−ｉを抑止
しシフト入力データ信号線５３からの信号をアン
ドゲート７-4により有効としてオアゲート８-4を
経由してフリツプフロツプ９-4に、クロツク信号
の立上りでセツトするとともに、フリツプフロツ
プ９-4の出力信号はアンドゲート７-3、オアゲー
ト８-3を経由してフリツプフロツプ９-3に、フリ
ツプフロツプ９-3の出力信号はアンドゲート７
-2、オアゲート８-2を経由して、フリツプフロツ
プ９-2に、そして、フリツプフロツプ９-2の出力
信号はアンドゲート７-1、オアゲート８-1を経由
して、フリツプフロツプ９-1にセツトされ、フリ
ツプフロツプ９-1の出力信号は他のシフト入力へ
受取られる。
以上により、本記憶素子が組み込まれたパツケ
ージ等の他のすべての部分の試験を短時間に、し
かも容易に行なうことができる。
ージ等の他のすべての部分の試験を短時間に、し
かも容易に行なうことができる。
本発明は以上詳しく説明したように、記憶素子
内に出力レジスタを設け、このレジスタにシフト
機能を持たせることにより、パツケージ、装置に
組み込んだ場合の試験を容易にし、また障害時の
情報収集の容易な装置を実現可能とする。
内に出力レジスタを設け、このレジスタにシフト
機能を持たせることにより、パツケージ、装置に
組み込んだ場合の試験を容易にし、また障害時の
情報収集の容易な装置を実現可能とする。
第１図は従来の読出し専用記憶素子のブロツク
回路図、第２図は本発明の一実施例を示すブロツ
ク図である。 １……メモリアレイ、２……アドレスデコーダ
アンドドライバ、３，４−ｉ，５，７−ｉ（ｉ＝
1〜4）……アンドゲート、８−ｉ（ｉ＝1〜4）……
オアゲート、９−ｉ（ｉ＝1〜4）……フリツプフ
ロツプ、６……ナンドゲート。
回路図、第２図は本発明の一実施例を示すブロツ
ク図である。 １……メモリアレイ、２……アドレスデコーダ
アンドドライバ、３，４−ｉ，５，７−ｉ（ｉ＝
1〜4）……アンドゲート、８−ｉ（ｉ＝1〜4）……
オアゲート、９−ｉ（ｉ＝1〜4）……フリツプフ
ロツプ、６……ナンドゲート。
Claims (1)
- １ 記憶セルを有し、外部から前記記憶セルから
の読出しのためのアドレスを指示する手段と、読
出したデータを外部へ出力する手段を有する読出
し専用記憶素子において、前記記憶セルからの読
出しデータ線が複数本ある場合は、少なくともシ
フト機能を備える、読出しデータ保持手段と、前
記記憶セルからの読出しを抑止し、前記読出しデ
ータ保持手段に外部からデータを与える手段を設
けたことを特徴とする出力レジスタ付き記憶素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124311A JPS5826397A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124311A JPS5826397A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5826397A JPS5826397A (ja) | 1983-02-16 |
| JPS6232514B2 true JPS6232514B2 (ja) | 1987-07-15 |
Family
ID=14882182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124311A Granted JPS5826397A (ja) | 1981-08-07 | 1981-08-07 | 出力レジスタ付き記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826397A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231239A (ja) * | 1988-07-20 | 1990-02-01 | Ricoh Co Ltd | レジスタテスト回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324749A (en) * | 1976-08-20 | 1978-03-07 | Hitachi Ltd | Scan-in and scan-out system |
| JPS5939052B2 (ja) * | 1977-03-15 | 1984-09-20 | 株式会社東芝 | 情報処理装置及び方法 |
-
1981
- 1981-08-07 JP JP56124311A patent/JPS5826397A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5826397A (ja) | 1983-02-16 |
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