JPS6232559A - 優先選択検査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 複数のアダプタ（副プロセツサ等）が１つの共通部（主
プロセツサ等）に対する処理要求を予め定めた優先順位
により処理する優先選択機構であって、各アダプタに自
アダプタより優先順位の高いアダプタの処理要求を検知
する回路と、自アダプタより優先順位の高いアダプタの
処理要求を検知したとき自アダプタの処理要求信号の送
出を抑止する回路を備えると共に、共通部には、複数の
処理要求信号の論理和によりアダプタからの処理要求を
検知する回路と、複数の処理要求信号の排他的論理和に
より該処理要求信号の唯一性を検査する回路を備えて、
優先順位決定までの時間に影響を与えることなく、二重
選択障害を簡単に検出できるようにしたものである。

［産業上の利用分野］ 本発明は、複数のアダプタ（副プロセツサ等）が１つの
共通部（主プロセツサ等）に対する処理要求を予め定め
た優先順位により処理する優先選択機構の正常性を確認
する優先選択検査方式に関する。

［従来の技術］ 優先選択回路には、一般に直列回路により優先順位を決
定する直列方式と、並列回路により優先順位を決定する
並列方式とがあり、直列方式は優先順位決定までの時間
が遅いが、構成が単純のため障害発生確率が低い。

これに対して並列方式は分散された各アダプタで自ら優
先順位を決定するため優先順位決定までの時間が速いが
、直列方式に比べて構成が複雑化する分だけ、障害発生
確率が高いと共に、障害個所の指摘が難しいという欠点
があり、従来はきわめて高速を要求されない限り、余り
使用されていなかった。

［発明が解決しようとする問題点］ 本発明は、上記並列方式において優先選択機構の正常性
を確認することのできる新規な優先選択検査方式を提供
しようとするものである。

［問題点を解決するための手段］ 第１図は本発明の優先選択検査方式の原理ブロック図を
示す。

第１図において、２，３．４．５はアダプタであり、共
通部１に対する処理要求は予め定められた優先順位によ
り優先選択される。

各アダプタ２，３，４．５は、それぞれ処理要求信号線
２５．３５．４５．５５を通じて、共通部１に対して処
理要求を上げる。

各アダプタ２．３，４．５にはそれぞれ他要求検知回路
２ａ＋　３ａ＋　４ａ＋　５ａ　、および送出抑止回路
２ｂ、　３ｂ、　４ｂ、　５ｂを備えている。

他要求検知回路２ａ、　３ａ、　４ａ、　５ａは予め定
められた優先順位に基づいて自アダプタより優先順位の
高いアダプタからの処理要求を検知する。

即ち、第１図においては、アダプタ５の他要求検出回路
５ａは処理要求信号線２５．３５．４５における処理要
求を調べ、アダプタ４の他要求検出回路４ａは処理要求
信号線２５．３５．における処理要求を調べ、アダプタ
３の他要求検出回路３ａは処理要求信号線２５における
処理要求を調べていて、アダプタ２−３−４−５の優先
順位となっている。

他要求検知回路２ａ、　３ａ、　４ａ、　５ａが自アダ
プタより優先順位の高いアダプタからの処理要求を検知
したときは、それぞれ送出抑止回路２ｂ、　３ｂ、　４
ｂ、　５ｂによって自アダプタからの処理要求の送出を
抑止する。

このようにして、各アダプタからの処理要求は、予め定
められた優先順位に基づいて、ただ１つの処理要求が選
択されて処理される。

共通部１においては、各アダプタ２．３．４゜５からの
処理要求信号線２５．３５．４５．５５に接続して、処
理要求検知回路１０、および唯一性検査回路１１が備え
られる。

処理要求検知回路１０は、各アダプタ２，３，４゜５か
らの処理要求信号の論理和により、処理要求を検知する
。即ち、何れかのアダプタから処理要求が上がれば、検
知信号が出力される。

唯一性検査回路１１は、処理要求信号線２５．３５゜４
５、５５における処理要求信号の唯一性を検査する。即
ち、各処理要求信号の排他的論理和により、処理要求信
号がただ１つであり、２つの処理要求信号が同時に上が
っていないことを検査する。

［作用］ 第１図の構成によって、各アダプタからの処理要求を、
予め定められた優先順位により選択することができ、且
つ、その選択がただ１つであることを、常に検査するこ
とができる。

優先選択回路は各アダプタ２，３．４．５に分散されて
おり、信号線２５．３５．４５．５５は処理要求信号線
であると同時に、選択線でもあり、その信号線上の信号
の唯一性を検査することにより、何等かの原因による二
重選択を検出することができる。

［実施例］ 以下第２図に示す実施例により、本発明をさらに具体的
に説明する。

第２図は本発明の実施例の回路図であって、第２図にお
いて、第１図と同一の符号は同一の対象物を示す。

共通部１には、第１図と同じく４台のアダプタ２．３，
４．５が接続されている。

各アダプタ２，３，４．５にある２０〜２４．３０〜３
４、４０〜４４．５０〜５４は、それぞれのアダプタに
配置された優先選択回路を構成する論理ゲートである。

２５、３５．４５．５５は各アダプタ２．　３．　４．
　５が送出する優先選択回路の出力、即ち処理要求信号
であり、要求有りのとき、論理“０”を出力する。

これらの処理要求信号線２５．３５．４５．５５は、共
通部１に在るＮＡＮＤゲート１０および排他的論理和ゲ
ート１１に結線されており、さらに各アダプタ３，４．
５のＡＮＤゲート３４．４４．５５に、図に示すように
結線されている。

各アダプタのＡＮＤゲート２４．３４．４４．５４への
結線の仕方により各アダプタの優先順位が決定される。

第２図の例では、アダプタ２が最優先であり、以下３−
４−５の順位となっている。即ち、各アダプタのＡＮＤ
ゲー）　２４．３４．４４．５４は、それぞれ自アダプ
タより上位のアダプタの処理要求信号線に結線されてお
り、自アダプタより上位のアダプタの処理要求信号を検
知する役目を持つ。

例えば、アダプタ３が処理要求を上げ、線３５を論理“
Ｏ”にしたとすると、ＡＮＤゲート４４．５４は論理“
０”となり、上位の処理要求のあったことを示す。

各アダプタの論理ゲート２０〜２３．３０〜３３．４０
〜４３．５０〜５３は、それぞれ自アダプタの処理要求
の送出を制御する回路である。

第２図の例では、各アダプタ２．３．　４．５には処理
要求原因線として、レベルの低いＬＲＱと、レベルの高
いｉＲＱとを備えている。

ＡＮＤゲート２３．３３．４３．５３には、それぞれ高
レベル処理要求原因！（ＲＱと、へＮＤゲート２４．３
４．４４゜５４の出力が入力され、処理要求原因ＩＲＱ
は処理要求有りで論理“１”となり、ＡＮＤゲート２４
．３４゜４４、５４の出力が論理“Ｏ”でないときは通
過する。

ＡＮＤゲート２１．３１．４１．５１には、それぞれ低
しヘル処理要求原因ＬＲ口と、ＡＮＤゲート２４．３４
．４４゜５４の出力と、インバータ２０．３０．４０．
５０の出力が入力され、処理要求原因ＬＲＱはＡＮＤゲ
ート２４゜３４、４４．５４の出力が論理“０”ではな
く、且ついずれかのアダプタから高レベル処理要求原因
ＩＲＱが上がっていないときだけ通過する。

即ち、インバータ２０．３０．４０．５０の出力は線１
４に結線されており、動的に優先順位を順位を変更する
目的に使用されている。

ＮＯＲゲート２２．３２．４２．５２にはへＮＤゲート
２１゜３１、４１．５１と、ＡＮＤゲート２３．３３．
４３．５３の両方の出力が入力され、そのＮＯＲが出力
される。

このように、処理要求原因ＬＲＱまたはＩＲＱの何れか
の要求が有り、より上位の処理要求がないとき、論理″
０″が出力され、したがって、各アダプタの優先選択回
路により、唯一の処理要求が選択されて送出される。

共通部１に在るＮＡＮＤゲート１０は、処理要求線２５
、３５．４５．５５の各信号の論理和をとり、何れかの
線が論理“０″となったとき論理″１”となり、処理要
求のあることを検出する。

共通部１に在る排他的論理和ゲート１１は、処理要求線
２５．３５．４５．５５の各信号のインバートしたもの
が入力され、そのいずれか１つだけが論理“０”となっ
たときだけ、出力線１２に論理“１”を出力する。

若し、何等かの理由により、例えば線２５と線３５とが
同時に論理“Ｏ”となる障害、即ち二重選択が発生する
と、出力線１２は論理“０”を示す。これによって、容
易に二重選択障害を検出することができる。

［発明の効果］ 以上説明のように本発明によれば、少数の回路の追加に
より、優先順位決定までの時間に影響を与えることなく
、二重選択の障害を検出することができ、その実用上の
効果はきわめて大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の回路図である。 図面において、 １は共通部、　　　　　２．３，４．５はアダプタ、１
０は処理要求検知回路（ＮＡＮＤゲート）、１１は唯一
性検査回路（排他的論理和ゲート）、１２は唯一性検知
信号線、１３は処理要求検知信号線、１４は優先順位制
御線、 ２０、３０．４０．５０はインバータ、２１、２３．２
４．３１．３３．３４．４１．４３．４４．５１．５３
゜５４はＡＮＤゲート、

Claims (1)

1. 【特許請求の範囲】 複数のアダプタ（２）、（３）、（４）、（５）が１つ
   の共通部（１）に対する処理要求を、予め定めた優先順
   位により処理する優先選択回路であって、 前記各アダプタ（２）、（３）、（４）、（５）には、
   自アダプタより優先順位の高いアダプタの処理要求を検
   知する他要求検知回路（２ａ）、（３ａ）、（４ａ）、
   （５ａ）と、該他要求検知回路（２ａ）、（３ａ）、（
   ４ａ）、（５ａ）が自アダプタより優先順位の高いアダ
   プタの処理要求を検知したとき自アダプタの処理要求信
   号の送出を抑止する送出抑止回路（２ｂ）、（３ｂ）、
   （４ｂ）、（５ｂ）を備えると共に、 前記共通部（１）には、複数の処理要求信号の論理和に
   よりアダプタからの処理要求を検知する処理要求検知回
   路（１０）と、複数の処理要求信号の排他的論理和によ
   り該処理要求信号の唯一性を検査する唯一性検査回路（
   １１）を備えるよう構成したことを特徴とする優先選択
   検査方式。