JPS6242397B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に
I²L素子を有するバイポーラ型の集積回路の製造
方法に係る。

I²L（Integrated Injection Logic）は逆構造形
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI²Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I²Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I²Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I²Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter，Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。

ところで、上述したI²Lを高速動作をさせるた
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid−Statei Circuita，Vol，SC−
14，No.２，April1979，327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI²Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn⁺埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO₂膜５を覆つた後、このSiO₂
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
これをパターニングして多結晶シリコン膜を選択
エツチングしてコレクタ領域形成予定部上に多結
晶シリコンパターン８ａ，８ｂを形成する（第１
図ｂ図示）。ひきつづき、高温熱酸化処理を施し
て多結晶シリコンパターン８ａ，８ｂの周囲に厚
いシリコン熱酸化膜９及び露出するベース領域
６、インジエクタ７上に薄いシリコン熱酸化膜１
０を成長させると共に、砒素をドープした多結晶
シリコンパターン８ａ，８ｂから砒素をｐ型のベ
ース領域６に拡散してn⁺型のコレクタ領域１１
ａ，１１ｂを形成する。その後、前記薄いシリコ
ン熱酸化膜１０をエツチング除去して厚いシリコ
ン熱酸化膜９で絶縁された多結晶シリコンパター
ンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO₂膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI²Lを含む集積回路を製造する（第１
図ｃ図示）。なお、図中１５ａ〜１５ｃはベース
コンタクト部、１６はインジエクタコンタクト部
である。

上述したI²Lを含む集積回路の製造においては
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI²Lは高速化できると共に、コレ
クタ、ベースの面積比（Ｓ_C／Ｓ_B）比が大きくな
ることにより電流増幅率（ｈ_FE）の向上を達成で
き、更には集積度を向上できる。しかしながら、
かかる構造のI²Lにあつては、第１図ｃに示す如
くnpnトランジスタのベースコンタクト部１５ａ
〜１５ｃの直下のpn接合は、コレクタ領域１１
ａ，１１ｂ直下の真性npnトランジスタのベー
ス・エミツタのpn接合に対して寄生の働きをす
る。こうした寄生pn接合は、直流動作におい
て、npnトランジスタのコレクタとベースとの比
（Ｓ_C／Ｓ_B）を悪化させるため、npnトランジス
タの電流増幅率を小さくし、フアンナウト能力を
低下させる。しかもスイツチング動作においては
寄生ダイオードのｎ型のエピタキシヤル中に少数
キヤリアを蓄積させ、拡散容量の増大となるた
め、I²Lゲートの高速動作を悪化させる。

上述した寄生接合を防止するために、第２図に
示す如くnpnトランジスタのベースコンタクト部
１５ａ〜１５ｃの直下部分にシリコン酸化体１７
ａ〜１７ｃを埋め込んだ構造のI²Lが知られてい
る。なお、１７ｄはインジエクタ７のコンタクト
部１６の直下部分に埋め込まれたシリコン酸化体
である。このような構造にすれば、寄生のpn接
合の形成を防止できるが、製造方法上において下
記に示す種々の欠点を有する。

(イ) 上記シリコン酸化体１７ａ〜１７ｄはn⁺埋
込み層２の形成されるが、この後のｎ型エピタ
キシヤル層３の成長において、同シリコン酸化
体１７ａ〜１７ｄ上及びそれらの近傍の半導体
層が多結晶化し易くなり、該シリコン酸化体１
７ａ〜１７ｄの近傍に形成されるトランジスタ
の特性を悪化させる。

(ロ) シリコン酸化体１７ａ〜１７ｃに対してnpn
トランジスタのベース領域６が接していること
が必要であるため、ｎ型エピタキシヤル層３の
厚さがnpnトランジスタのベース領域６の深さ
程度に限られる。

(ハ) npnトランジスタのコレクタ領域１１ａ，１
１ｂの拡散源となる砒素ドープ多結晶シリコン
パターン８ａ，８ｂとシリコン酸化体１７ａ〜
１７ｃとの合わせは、マスク合わせにより行な
う必要があるため、シリコン酸化体１７ａ〜１
７ｃに対してコレクタ領域１１ａ，１１ｂを自
己整合的に位置合わせできず、その結果、集積
度の低下を招く。

したがつて、上記の如くシリコン酸化体を先に
埋め込んで、その上にエピタキシヤル層を形成し
I²Lゲートを造る方法は構造上及び性能上におい
て問題がある。

一方、npnトランジスタの寄生pn接合の形成を
防止するためのシリコン酸化体に対して真性の
npnトランジスタを形成する方法として、真性ト
ランジスタ部となる領域に選択的にエピタキシヤ
ル成長させて形成することが考えられるが、選択
エピタキシヤル成長法は現時点での量産技術とし
ては必ずしも適していない。

本発明は上記欠点を解消するためになされたも
ので、エピタキシヤル層の結晶性悪化やnpnトラ
ンジスタのベース領域の深さ等の制限を受けるこ
となく、簡便かつ量産的に寄生のpn接合の形成
を防止したI²L等の半導体装置を製造し得る方法
を提供しようとするものである。

すなわち、本発明は第１導電型の半導体層の表
層もしくは内部の一部に第２導電型の第１不純物
領域を形成した後、該第１不純物領域内もしくは
該領域上の半導体層に第１導電型の第２不純物領
域を形成する工程と、少なくとも前記第２不純物
領域以外の半導体層部分を、前記第１不純物領域
と同程度の深さまでエツチングして前記第１不純
物領域及び第２不純物領域を含み垂直もしくは垂
直に近い側面を有する突起状の半導体領域を形成
する工程と、該突起状の半導体領域の側面に耐酸
化性絶縁膜を選択的に形成した後、熱酸化処理を
施してエツチング部の露出底面に酸化膜を形成す
る工程と、前記耐酸化性絶縁膜を除去した後、前
記突起状の半導体領域にその側面を介して第２導
電型の第１不純物領域と接続する電極を形成する
工程とを具備したことを特徴とする半導体装置の
製造方法。

本発明において第１導電型の半導体層に第２導
電型の第１不純物領域を形成する手段としては、
例えば第２導電型不純物を含むガラス層を半導体
層上の所望領域に設け、これを拡散源として熱拡
散する方法、或いは第２導電型不純物を選択的に
イオン注入する方法等を採用し得る。後者のイオ
ン注入法を採用すれば、半導体層内部の一部に第
１不純物領域を形成することも可能となる。

本発明において第１不純物領域内もしくは同領
域上の半導体層の一部に第１導電型の第２不純物
領域を形成する手段としては、例えば第２不純物
領域形成予定部以外をマスクした後、第１導電型
不純物をイオン注入もしくは熱拡散する方法、或
いは第２不純物領域形成予定部に直接第１導電型
不純物を含む導電体パターンを選択的に設けた
後、該導電体パターンを拡散源として熱拡散する
方法等を挙げることができる。後者の方法に用い
た導電体パターンは第１導電型の第２不純物領域
の取出し電極として利用することができる。かか
る導電体材料としては第１導電型不純物を含む多
結晶シリコンもしくは同不純物を含むモリブデン
シリサイド、タングステンシリサイド、タンタル
シリサイドなどの金属硅化物等を挙げることがで
きる。

本発明において、少なくとも第２不純物領域以
外の半導体層部分を選択エツチングする手段とし
ては、例えば少なくとも第２不純物領域以外をレ
ジストパターン等でマスクとし、異方性エツチン
グ法にてエツチングする方法、或いは前述した導
電体パターンをマスクとしてエツチングする方法
等を採用し得る。特に後者の方法を採用すれば、
形成された突起状の半導体領域の第２不純物領域
を、エツチング部に対して自己整合できる利点を
有する。

本発明において、選択エツチングにより形成さ
れた第１不純物領域及び第２不純物領域を含む突
起状の半導体領域はその側面に第１不純物領域及
び第２不純物領域が露出し、その後の第１不純物
領域の取出し電極を形成に際して第１不純物領域
と第２不純物領域とが短絡する恐れがある。こう
した短絡を防止する手段としては、突起状の半導
体領域を形成後、該半導体領域の第２不純物領域
を選択的に絶縁膜で覆う方法が採用し得る。具体
的には、突起状の半導体領域を第１導電型不純物
を含む導電体パターンをマスクとしたエツチング
により形成した後、熱酸化処理して前記導電体パ
ターン及びその側面直下の第２不純物領域の酸化
レートが半導体領域中の第１不純物領域に比べて
大きいことを利用して、該パターン周囲及び該パ
ターンの側面直下の第２不純物領域の露出面に
夫々厚い酸化膜を、前記半導体領域中の第１不純
物領域の露出面に薄い酸化膜を成長させ、ひきつ
づき薄い酸化膜をエツチングすることによつて突
起状の半導体領域の第２不純物領域の露出面（側
面）を酸化膜などの絶縁膜で選択的に覆う。換言
すればこうした方法により自己整合的に半導体領
域中の第１不純物領域の開口部を形成できる。

本発明において突起状の半導体領域の側面の耐
酸化性絶縁膜を選択的に設けるのは、これをマス
クとして熱酸化時にエツチング部の露出底面に酸
化膜を選択的に成長させると共に、電極と接する
第１不純物領域の側面部に酸化膜が形成されるの
を阻止するためである。かかる耐酸化性絶縁膜と
しては、例えばシリコン窒化膜、アルミナ膜等を
挙げることができる。

本発明において耐酸化性絶縁膜の除去後に形成
される第１不純物領域の取出し電極の材料として
は、例えばAlもしくはAl−Cu，Al−Si，Al−Si
−CuなどのAl合金、又はMo，Ｗ，Ta，Ptなどの
金属、或いはこれら金属の硅化物等を挙げること
ができる。なお、耐酸化性絶縁膜の除去後、電極
形成前に突起状の半導体領域側面の露出部に第１
不純物領域と同導電型の不純物を拡散させてもよ
い。このように突起状の半導体領域側面の露出部
に第２導電型の不純物領域を形成すると、第１不
純物領域の取出し電極を形成した際、該電極によ
つて第１不純物領域と第２不純物領域とが短絡し
たり、場合によつては第１不純物領域と第１導電
型の半導体層とが短絡したりするのを確実に防止
できる。

次に、本発明をI²Lの製造に適用した例につい
て第３図ａ〜ｈを参照して説明する。

実施例 〔〕 まず、ｐ型シリコン基板１０１にSbを選
択拡散してn⁺埋込層１０２を形成し、更にｎ
型のシリコンエピタキシヤル層１０３（第１導
電型の半導体層）を成長させた後、形成すべき
I²Lゲートの周囲にフイールド酸化膜１０４を
選択的に設けた。つづいて、イオン注入法等に
よつてシリコンエピタキシヤル層１０３内部の
一部に真性のnpnトランジスタのp^-型ベース領
域１０５（第２導電型の第１不純物領域）を形
成した。この場合、p^-型ベース領域１０５は
ｎ型のシリコンエピタキシヤル層１０３の表面
から拡散法によつて形成してもよい。ひきつづ
き、ボロンを選択拡散してシリコンエピタキシ
ヤル層１０３にpnpトランジスタのp⁺型エミツ
タ領域１０６（インジエクタ）、コレクタ領域
１０７を形成した後、熱酸化処理、選択エツチ
ングを施して前記pnpトランジスタのベース領
域を覆うシリコン酸化膜１０８、及びp^-型ベ
ース領域１０５の一部を覆うシリコン酸化膜１
０９を形成した。この場合、後者のジヤンパ配
線を絶縁するためのシリコン酸化膜１０９をフ
イールド酸化膜１０４と同じ工程で厚く形成し
てもよい。その後、ｎ型不純物である砒素を含
んだn⁺型多結晶シリコン膜１１０、CVD−
SiO₂膜１１１及びシリコン窒化膜１１２を順
次堆積した（第３図ａ図示）。

〔〕 次いで、写真蝕刻法によりシリコン窒化
膜１１２上にレジストパターン（図示せず）を
形成し、これらレジストパターンをマスクとし
てシリコン窒化膜１１２をエツチングしてシリ
コン窒化膜パターン１１２ａ〜１１２ｃを形成
した後、これらパターン１１２ａ〜１１２ｃを
マスクとしてCVD−SiO₂膜１１１をパターニ
ングしてCVD−SiO₂膜パターン１１１ａ〜１
１１ｃを形成した。更に、前記シリコン窒化膜
パターン１１２ａ〜１１２ｃをマスクとして
n⁺型多結晶シリコン膜１１０をHF：HNO₃：
CH₃COOH＝１：３：８のエツチヤントもしく
は反応性イオンエツチングにてエツチングして
p^-型ベース領域１０５上のｎ型シリコンエピ
タキシヤル層１０３に直接接触し、両端がフイ
ールド酸化膜１０４上に延出したn⁺型多結晶
シリコンパターン１１０ａ，１１０ｃ（導電体
パターン）並びにシリコン酸化膜１０９を介し
てシリコンエピタキシヤル層１０３上に配置さ
れ、両端がフイールド酸化膜１０４上に延出し
たn⁺型多結晶シリコンパターン１１０ｂ（導
電体パターン）を形成した。ひきつづき、シリ
コン窒化膜パターン１１２ａ〜１１２ｃ及びシ
リコン酸化膜１０８、フイールド酸化膜１０４
をマスクとして反応性イオンエツチング法にて
p^-型ベース領域１０５を貫通するまでシリコ
ンエツチングした。この時、第３図ｂに示す如
く導電体パターン１１０ａ〜１１０ｃに対して
自己整合となり垂直な側面をもつエピタキシヤ
ル層１０３とp^-型ベース領域１０５からなる
突起状の半導体領域１１３ａ〜１１３ｃ並びに
側面にp⁺型エミツタ領域１０６及びp⁺型コレ
クタ領域１０７を有する突起部１１４が形成さ
れた。こうしたエツチングによつて不要な寄生
のpn接合が排除され、I²Lの動作が改善され
た。

〔〕 次いで、エツチング部１１５…を含む全
面にシリコン窒化膜１１６を堆積した（第３図
ｃ図示）。つづいて反応性イオンエツチング法
により該窒化膜１１５の膜厚のエツチング時間
に比べて少し長くエツチングした。この時、突
起状の半導体領域１１３ａ〜１１３ｃ等の側面
に堆積したシリコン窒化膜１１６部分は他の平
坦な領域上でのそれに比べて基板に垂直な方向
の見掛け上の膜厚が大きくなり、かつ反応性イ
オンエツチング法は基板１０１に対して垂直な
方向のみにエツチングが進行するため、第３図
ｄに示す如く突起状の半導体領域１１３ａ〜１
１３ｃ、突起部１１４等の側面のみにシリコン
窒化膜１１６′…が残存すると共に、エツチン
グ部１１５…の一部底面が露出した。つづい
て、前記シリコン窒化膜パターン１１２ａ〜１
１２ｃ及ぼ残存シリコン窒化膜１１６′…を耐
酸化性マスクとして利用し、スチームもしくは
ウエツトの高温雰囲気中で熱酸化処理を施して
突起状の半導体領域１１３ａ〜１１３ｃ間等の
エツチング部１１５…の底部に厚いシリコン酸
化体１１７…を成長させた。この熱酸化処理に
おいて、突起状の半導体領域１１３ａ，１１３
ｃ中のｎ型シリコンエピタキシヤル層１０３と
直接接するn⁺型多結晶シリコンパターン１１
０ａ，１１０ｃから砒素が同エピタキシヤル層
１０３に拡散して第３図ｅに示す如くnpnトラ
ンジスタのn⁺型コレクタ領域１１８ａ，１１
８ｂが形成された。こうしたコレクタ領域１１
８ａ，１１８ｂの形成によりn⁺型多結晶シリ
コンパターン１１０ａ，１１０ｃはコレクタ取
出し電極として機能し、シリコン酸化膜１０９
上のn⁺型多結晶シリコンパターン１１０ｂは
ジヤンパ配線として機能する。その後、熱リン
酸等により残存シリコン窒化膜１１６′及びシ
リコン窒化膜パターン１１２ａ〜１１２ｃを除
去した（同第３図ｅ図示）。

〔〕 次いで、100〜900℃の低温スチーム或い
はウエツト雰囲気中で熱処理した。この時、
n⁺型多結晶シリコンパターン１１０ａ〜１１
０ｃ及び突起状の半導体領域１１３ａ，１１３
ｃ中の高濃度n⁺型コレクタ領域１１８ａ，１
１８ｂの酸化レートが半導体領域１１３ａ〜１
１３ｃ及び突起部１１４中のｎ型シリコンエピ
タキシヤル層１０３やp^-型ベース領域１０５
のそれよりも４倍乃至10倍程度大きいために、
第３図ｆに示す如く同パターン１１０ａ〜１１
０ｃの露出周面及び突起状の半導体領域１１３
ａ，１１３ｃ中のコレクタ領域１１８ａ，１１
８ｂの露出面に夫々厚い熱酸化膜１１９が成長
され、かつ突起状の半導体領域１１３ａ〜１１
３ｃ及び突起部１１４中のシリコンエピタキシ
ヤル層やp^-型ベース領域１０５等の露出面に
薄い熱酸化膜１２０が成長された。つづいて、
例えば弗化アンモニウム等で処理して薄い熱酸
化膜１２０を除去し、n⁺型多結晶シリコンパ
ターン１１０ａ〜１１０ｃ周囲及び半導体領域
１１３ａ，１１３ｃのコレクタ領域１１８ａ，
１１８ｂの側面を熱酸化膜１１９′で覆つた
後、固相からのボロン拡散或いはBNなどの気
相拡散を施して突起状の半導体領域１１３ａ〜
１１３ｃ側面の開口部及び突起部１１４の開口
部にｐ型領域１２１…（ベースコンタクト領
域）を形成した（第３図ｇ図示）。この時、上
方向動作するnpnトランジスタが形成された突
起状の半導体領域１１３ａ，１１３ｃのn⁺型
コレクタ領域１１８ａ，１１８ｂとｐ型領域
（ベースコンタクト領域）１２１…とは残存し
た熱酸化膜１１９′…によつて離間されている
ため、充分なコレクタ・ベース耐圧が得られ
る。また、p^-型ベース領域１０５下のｎ型シ
リコンエピタキシヤル層１０３の一部にもｐ型
領域１２１…が延びるが、このｐ型領域１２１
…の延出部の大部分はシリコン酸化体１１７…
に接触しているので、大きな寄生pn接合とは
なり得ず、I²Lの特性上殆んど影響しない。そ
の後、全面にAl膜を真空蒸着し、パターニン
グしてp⁺型エミツタ領域（インジエクタ）１
０６と接続したインジエクタ取出しAl電極１
２３及びｐ型領域１２１…を介してp^-型ベー
ス領域１０５と接続したベース取出しAl電極
１２２を形成してI²Lを製造した（第３図ｈ図
示）。

しかして上述した本発明方法によれば下記に列
挙する種々の作用効果を発揮できる。

１回のエツチングによつてp^-型ベース領域
１０５を貫通するエツチング部１１５…を形成
し突起状の半導体領域１１３ａ〜１１３ｃを形
成すると共に、そのエツチング部１１５…の底
部にシリコン酸化体１１７…を選択的に成長さ
せるために、突起状の半導体領域１１３ａ，１
１３ｃ中におけるnpnトランジスタのベース・
エミツタのpn接合に対する寄生pn接合を排除
でき、高速動作が改善されたI²Lを得ることが
できる。

寄生pn接合を排除するシリコン酸化体１１
７…はｎ型シリコンエピタキシヤル層１０３形
成後の１回のエツチング、残存シリコン窒化膜
１１６′…をマスクとした選択酸化によつて形
成されるため、従来法の如く埋込まれたシリコ
ン酸化体の近傍に形成されるトランジスタの特
性悪化を招くという不都合さと回避できる。

従来法の如くシリコン酸化体がnpnトランジ
スタのベース領域に接するようにｎ型シリコン
エピタキシヤル層の厚さを該ベース領域の深さ
にするという規制は不要となり、設計の自由度
を向上できる。

npnトランジスタを有する突起状の半導体領
域中のn⁺型コレクタ領域１１８ａ，１１８ｂ
はn⁺型多結晶シリコンパターン１１０ａ，１
１０ｃを拡散源として形成され、かつシリコン
酸化体１１７…は該n⁺型多結晶シリコンパタ
ーン１１０ａ，１１０ｃをマスクとしたエツチ
ングを基準したエツチング部１１５…底部に形
成されるため、該多結晶シリコンパターン１１
０ａ，１１０ｃおよびコレクタ領域１１２ａ，
１１２ｂはシリコン酸化体１１７…に対して自
己整合で形成でき、ひいては高集積度のI²Lを
得ることができる。

突起状の半導体領域１１３ａ，１１３ｃの側
面にはp^-型ベース領域１０５が露出し、n⁺型
コレクタ領域１１８ａ，１１８ｂは残存熱酸化
膜１１９′で充分覆われているため、それらコ
レクタ・ベース間の耐圧を向上できる。しか
も、こうした状態でベース取出しAl電極１２
２を形成した場合においても、該電極１２２に
よるコレクタ・ベース短絡を防止できる。

突起状の半導体領域１１３ａ，１１３ｃに
n⁺型コレクタ領域１１８ａ，１１８ｂを形成
した後に、ボロンの拡散等を行なつて該半導体
領域１１３ａ〜１１３ｃ側面の残存熱酸化膜１
１９′以外にｐ型領域（ベースコンタクト部）
１２１…を形成すれば、ベース領域１０５とエ
ミツタ領域（ｎ型シリコンエピタキシヤル層１
０３）の短絡を確実に防止できると共に、ベー
ス・コレクタ間の短絡をも確実に防止できる。

なお、上記実施例では突起状の半導体領域１１
３ａ，１１３ｃのn⁺型コレクタ領域１１８ａ，
１１８ｂを覆う熱酸化膜１１９′を残存させた後
にボロンの熱拡散によつてｐ型領域１２１…を形
成したが、この方法に限定されない。例えば第４
図に示す如く突起状の半導体領域１１３ａ，１１
３ｃのn⁺型コレクタ領域１１８ａ，１１８ｂを
覆う熱酸化膜１１９′を残存させ、全面に第２導
電型不純物を含む半導体膜、例えばボロンドープ
多結晶シリコン膜１２４を被覆し、これを拡散源
として突起状の半導体領域１１３ａ〜１１３ｂの
開口部を通して同半導体領域１１３ａ〜１１３ｃ
の側面にｐ型領域１２１′…を形成した後、該多
結晶シリコン膜１２４を残置させた状態でインジ
エクタ、ベースの取出しAl電極１２２，１２３
を形成してもよい。このようにボロンドープ多結
晶シリコン膜１２４を残置させれば、Al電極１
２２，１２３のバリアとして機能し、Al突き抜
けによるベース・コレクタ短絡やベース・エミツ
タ短絡を防止できI²Lの信頼性をより向上でき
る。

なお、本発明は上記実施例の如くI²Lの製造の
みに限らず、第１導電型の第２不純物領域をエミ
ツタとして動作する縦型のnpnトランジスタで、
寄生のコレクタ・ベース接合が排除されたコレク
タ・ベース接合容量の小さなnpnトランジスタを
有する集積回路、或いはI²Lとnpnトランジスタ
を含む複合機能集積回路等の製造にも同様に適用
できる。

以上詳述した如く、本発明によればエピタキシ
ヤル層の結晶性悪化や縦形npnトランジスタのベ
ース領域の深さ等の制約を受けることなく、同ト
ランジスタのコレクタ領域に対し自己整合的にシ
リコン酸化体を形成して寄生のpn接合が生じる
のを防止したI²L等のバイポーラ型半導体装置を
簡便かつ量産的に製造できる等顕著な効果を有す
る。

【図面の簡単な説明】

第１図ａ〜ｃは従来法によるI²Lの製造工程を
示す断面図、第２図は従来の改良された方法によ
り製造されたI²Lの断面図、第３図ａ〜ｈは本発
明の実施例におけるI²Lの製造工程を示す断面
図、第４図は本発明の他の実施例により製造され
たI²Lの断面図である。 １０１……ｐ型シリコン基板、１０２……n⁺
埋込層、１０３……ｎ型シリコンエピタキシヤル
層（第１導電型の半導体層）、１０４……フイー
ルド酸化膜、１０５……p^-型ベース領域（第２
導電型の第１不純物領域）、１１０ａ〜１１０ｃ
……n⁺型多結晶シリコンパターン（導電体パタ
ーン）、１１３ａ〜１１３ｃ……突起状の半導体
領域、１１６……シリコン窒化膜（耐酸化性絶縁
膜）、１１７……シリコン酸化体、１１８ａ，１
１８ｂ……n⁺型コレクタ領域（第１導電型の第
２不純物領域）、１１９′……残存熱酸化膜、１２
１……ｐ型領域（第２導電型領域）、１２２，１
２３……Al電極、１２４……ボロンドープ多結
晶シリコン膜（第２導電型不純物を含む半導体
膜）。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体層の表層もしくは内部の
   一部に第２導電型の第１不純物領域を形成した
   後、該第１不純物領域内もしくは該領域上の半導
   体層に第１導電型の第２不純物領域を形成する工
   程と、少なくとも前記第２不純物領域以外の半導
   体層部分を、前記第１不純物領域と同程度の深さ
   までエツチングして前記第１不純物領域及び第２
   不純物領域を含み垂直もしくは垂直に近い側面を
   有する突起状の半導体領域を形成する工程と、該
   突起状の半導体領域の側面に耐酸化性絶縁膜を選
   択的に形成した後、熱酸化処理を施してエツチン
   グ部の露出底面に酸化膜を形成する工程と、前記
   耐酸化性絶縁膜を除去した後、前記突起状の半導
   体領域にその側面を介して第２導電型の第１不純
   物領域と接続する電極を形成する工程とを具備し
   たことを特徴とする半導体装置の製造方法。 ２ 第１導電型の第２不純物領域以外の第１導電
   型の半導体層を選択エツチングする際、該第２不
   純物領域の拡散源及び同領域の取出し電極として
   機能する第１導電型不純物を含む導電体パターン
   をマスクとしてエツチングを行なうことを特徴と
   する特許請求の範囲第１項記載の半導体装置の製
   造方法。 ３ 第１導電型不純物を含む導電体パターンをマ
   スクとして第２不純物領域以外の半導体層を選択
   エツチングして第１不純物領域及び第２不純物領
   域を含み垂直もしくは垂直に近い側面を有する突
   起状の半導体領域を形成した後、熱処理を施して
   前記導電体パターンの周囲及び該パターンの側面
   直下に位置する前記半導体領域の第２不純物領域
   の露出面に夫々厚い酸化膜を、前記半導体領域中
   の第１不純物領域の露出面に薄い酸化膜を成長さ
   せ、薄い酸化膜をエツチングすることによつて、
   自己整合的に前記半導体領域中の第１不純物領域
   を開口部を形成し、ひきつづきこの開口部を介し
   て第１不純物領域と接続する電極を形成すること
   を特徴とする特許請求の範囲第１項又は第２項記
   載の半導体装置の製造方法。 ４ 耐酸化性絶縁膜の除去後、電極形成に先立つ
   て第２導電型不純物を突起状の半導体領域の側面
   にドーピングして第２導電型領域を形成すること
   を特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。 ５ 耐酸化性絶縁膜の除去後、電極形成に先立つ
   て第２導電型不純物を含む半導体膜を少なくとも
   突起状の半導体領域の側面に被覆した後、該半導
   体膜を拡散源として該半導体領域の側面に第２導
   電型領域を形成することを特徴とする特許請求の
   範囲第１項もしくは第４項記載の半導体装置の製
   造方法。