JPH03260832A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図乃至第４図）（ｂ）
　　他の実施例の説明 発明の効果 〔概要〕 高速記憶素子と低速記憶素子を組み合わせたマイクロプ
ログラム記憶部を持つマイクロプログラム制御装置に関
し、 マイクロプログラムによって切換えを行うことにより、
柔軟でしかも高速のマイクロプログラム制御を実現する
ことを目的とし、 高速マイクロプログラム記憶部と、低速マイクロプログ
ラム記憶部と、該両マイクロプログラム記憶部の続出し
のためのアドレスレジスタと、マクロ命令に応じたマイ
クロプログラムアドレスを該アドレスレジスタに出力す
るシーケンス制御部と、該両マイクロプログラム記憶部
の読出しマイクロ命令を選択して出力する選択部とを有
し、１マクロ命令に対し、両マイクロプログラム記憶部
の読出しマイクロ命令を選択して出力するマイクロプロ
グラム制御装置において、該両マイクロプログラム記憶
部のマイクロ命令にマイクロプログラム記憶部切換え情
報を付加するとともに、該切換え情報に応じて該アドレ
スレジスタの更新制御と、該選択部の選択制御を行う読
出し制御部を設けた。

〔産業上の利用分野〕

本発明は、高速記憶素子と低速記憶素子を組み合わせた
マイクロプログラム記憶部を持つマイクロプログラム制
御装置に関する。

マイクロプログラム制御においては、ｌマクロ命令に対
し複数のマイクロ命令列を出力して行う。

近年のマイクロプログラム制御の進展に伴いマイクロ命
令を記憶する記憶素子に高速であることと、大容量であ
ることが求められている。

この２つの要求は一般に相反するものである。

このため、比較的高速性の要求の少ない部分については
、低速で大容量の記憶素子を用い、他は高速で小容量の
記憶素子を用いてマイクロプログラム記憶部を構成する
ことにより、２つの要求を満たすことができる。

〔従来の技術〕

従来の高速マイクロプログラム記憶部（以下高速Ｃ３と
いう）と低速マイクロプログラム記憶部（以下低速Ｃ５
という）とを組み合わせたマイクロプログラム記憶装置
では、高速Ｃ３と低速Ｃ３の切換えがハードウェアによ
って一定のタイ稟ングで決められていた。

例えば、マクロ命令に対し、ｌ又は２番目のマイクロ命
令までは高速Ｃ３から、それ以降は低速Ｃ３から読み出
すようにしていた。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、次の様な問題点があった
。

■　高速Ｃ５と低速Ｃ３の切換えがハードウェアで決定
されるため、プログラムから動的に切換えることができ
ず、柔軟な制御が困難である。

■　切換えが、一定タイミングのため、１マクロ命令に
対する高速Ｃ８から読出されるマイクロ命令数が限られ
てしまい、高速Ｃ３から読出されるマイクロ命令数を増
やして高速制御を行うことが困難である。

従って、本発明はマイクロプログラムによって切換えを
行うことにより、柔軟でしかも高速のマイクロプログラ
ム制御を実現することのできるマイクロプログラム制御
装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、高速マイクロプログラ
ム記憶部・ｌと、低速マイクロプログラム記憶部２と、
該両マイクロプログラム記憶部１．２の読出しのための
アドレスレジスタ３と、マクロ命令に応じたマイクロプ
ログラムアドレスを該アドレスレジスタ３に出力するシ
ーケンス制御部４と、該両マイクロプログラム記憶部１
．２の読出しマイクロ命令を選択して出力する選択部５
とを有し、ｌマクロ命令に対し、両マイクロプログラム
記憶部１．２の読出しマイクロ命令を選択して出力する
マイクロプログラム制御装置において、該両マイクロプ
ログラム記憶部１．２のマイクロ命令にマイクロプログ
ラム記憶部切換え情報を付加するとともに、該切換え情
報に応じて該アドレスレジスタ３の更新制御と、該選択
部５の選択制御を行う読出し制御部６を設けたものであ
る。

〔作用〕

本発明では、各マイクロ命令に記憶部切換え情報Ｃを付
加して各記憶部１．２に記憶させておき、マイクロ命令
の読出し時に切換え情報に応じて、選択部５を制御する
とともに、アドレスレジスタ３の更新制御を行って、高
速、低速記憶部１．２の読出しタイミングの制御を行う
ものである。

このため、マイクロプログラム上で高速記憶部、低速記
憶部の切換え制御ができ、柔軟なマイクロプログラム制
御が可能となるとともに、高速読出しするマイクロ命令
も制限されることがなくなる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例構成図、第３図はそのマイク
ロ命令列説明図である。

図中、第１図で示したものと同一のものは、同一の記号
で示してあり、５ａはマイクロセレクタであり、高速Ｃ
５Ｉのリードマイクロ命令と低速Ｃ３２のリードマイク
ロ命令を、読出し制御部６の切換え出力により選択して
出力するもの、５ｂは切換えビットセレクタであり、高
速Ｃ３Ｉの切換えビットと低速Ｃ３２の切換えビットを
読出し制御部６の切換え出力により選択出力するもので
あり、これらが第１図の選択部５に対応する。

７はマイクロ命令レジスタであり、マイクロセレクタ５
ａからのマイクロ命令がクロックＣＬＯＣＫによりセッ
トされるものである。

読出し制御部６は、切換えピットセレクタ５ｂの切換え
ビットとＤ−７リツプフロツプＤ−ＦＦのｑ出力のアン
ドをとり、マイクロ（ｐ）停止信号をアドレスレジスタ
３及びマイクロ命令レジスタに出力するアンドゲートＡ
ＮＤと、アンドゲトＡＮＤのマイクロ停止信号をラッチ
し、Ｑ出力をアントゲ−）ＡＮＤに入力するＤ−フリッ
プフロップＤ−ＦＦとを有している。

高速Ｃ３Ｉは、例えば、１クロツクのアクセスタイムの
ものであり、使用頻度の高い「ロード」、「ストアＪ命
令や演算系マイクロ命令が格納され、低速Ｃ３２は、例
えば、２クロツクのアクセスタイムのものであり、使用
頻度の低いその他のマイクロ命令が格納される。

各マイクロ命令には１ビツトの切換えビットが、第３図
のように付加され、切換えビットは、次のマイクロ命令
の属する記憶部を指示し、例えばビット“１′″は低速
Ｃ３２を、ビット“０″は高速Ｃ３Ｉを示す。

１つのマクロ命令に対するマイクロ命令が第３図のよう
に、５つで図に示す実行順序とし、マイクロ命令１、２
は高速Ｃ３Ｉから、マイクロ命令３．４は低速Ｃ３２か
ら、マイクロ命令５は高速Ｃ３Ｉから読み出すものとす
ると、各マイクロ命令に付される切換えビットは図のよ
うに、“０″“１”　　Ｉ”ｏ”　　　”ｏ”となる。

そして、マイクロ命令１、２．５は高速Ｃ３Ｉに、マイ
クロ命令３．４は低速Ｃ３２に格納される。

第４図は本発明の一実施例動作説明図である。

■　図示しない主記憶より機械語が読み出され、コンパ
イラによりマクロ命令に変換され、ｐシゲンス制御部４
に与えられる。

μシーケンス制御部４は、先ずこのマクロ命令のマイク
ロ先頭アドレスａをアドレスレジスタ３にセットする。

これと同時に、アドレスレジスタ３のアドレスａによっ
て高速Ｃ３Ｉと低速Ｃ３２の両方がリドアクセスされる
。

この時雨セレクタ５ａ、５ｂは、高速Ｃ３Ｉ側を選択し
ているものとする。

■　高速Ｃ３Ｉは、１クロツクでアドレスａのマイクロ
命令１をリードし、マイクロセレクタ５ａを介し、マイ
クロ命令レジスタ７にＣＬＯＣＫ２の先頭でセットされ
る。

一方、マイクロ命令１の切換えビット“０″は、セレク
タ５ｂよりアンドゲートＡＮＤに人力するが、ｐ停止信
号は発行されない。

このため、クロック２の立上りで、マイクロ命令レジス
タ７のマイクロ命令ｌに含まれる次マイクロアドレスｂ
をμシーケンス制御部４が受け、アドレスレジスタ３を
アドレスｂに更新する。

■　これによって、高速Ｃ３Ｉと低速Ｃ５２の両方がリ
ードアクセスされ、マイクロ命令レジスタ７にマイクロ
セレクタ５ａを介し高速Ｃ３Ｉのマイクロ命令２が、Ｃ
ＬＯＣＫ３の先頭でセットされる。

これとともに、マイクロ命令２に含まれる次マイクロア
ドレスＣでアドレスレジスタ３を更新する。

一方、マイクロ命令２の切換えビットは“１”のため、
セレクタ５ｂを介し読出し制御部６のアンドゲートＡＮ
Ｄからマイクロ停止信号が出力されるとともに、両セレ
クタ５ａ、５ｂは低速Ｃ３２側に切換わる。

■　第４番目のＣＬＯＣＫ４の立上りでは、マイクロ停
止信号がアドレスレジスタ３及びマイクロ命令レジスタ
７に与えられているので、これらレジスタ３．７のクロ
ックによる更新は抑止される。

このＣＬＯＣＫ４の立上りで、読出し制御部６のＤ−フ
リップフロップＤ−ＦＦがアンドゲートＡＮＤのマイク
ロ停止信号をラッチし、そのＱ出力をローレベルにし、
アントゲ−１−ＡＮＤを閉じて、マイクロ停止信号をオ
フにする。

従って、アドレスレジスタ３はマイクロアドレスＣを２
クロック分保持し、低速Ｃ３２のアクセスタイムを保証
する。

■　次の第５番目のＣＬＯＣＫ５の立上りでは、２クロ
ックかかった低速Ｃ３２のマイクロ命令３が読み出され
、セレクタ５ａを介し、マイクロ命令レジスタ７にセッ
トされ、このマイクロ命令３に含まれる次マイクロアド
レスｄがアドレスレジスタ３を更新する。

これとともに、低速Ｃ３２のマイクロ命令３の切換ビッ
ト“ｌ”がセレクタ５ｂより入力する。

Ｄ−フリップフロップＤ−ＦＦは、ＣＬＯＣＫ５の立上
りによりラッチを解除し、アンドゲートＡＮＤをＱ出力
により開くので、アンドゲートＡＮＤよりマイクロ停止
信号がレジスタ３．７に発行される。

又、切換えビット“１”により、両セレクタ５ａ、５ｂ
は低速Ｃ５２＠の選択を保つ。

■　■と同様に第６番目のＣＬＯＣＫ６の立上りでは、
マイクロ停止信号により、両レジスタ３．７のクロック
による更新は抑止される。

又、ＣＬＯＣＫ６の立上りで、Ｄ−フリップフロップＤ
−ＦＦがアンドゲートＡＮＤのマイクロ停止信号をラッ
チし、そのＱ出力をローレベルにして、アントゲ−）Ａ
ＮＤを閉じて、マイクロ停止出力をオフにする。

従って、アドレスレジスタ３はマイクロアドレスｄを２
クロック分保持し、低速ＣＳ２のアクセスタイムを保証
する。

■　次の第７番目のＣＬＯＣＫ７の立上りでは、低速Ｃ
３２のマイクロ命令４が読み出され、セレクタ５ａを介
して、マイクロ命令レジスタ７にセットされ、このマイ
クロ命令４に含まれる次マイクロアドレスＣがアドレス
レジスタ３を更新する。

これとともに、低速ＣＳ２のマイクロ命令４の切換ビッ
ト“０”がセレクタ５ｂより人力する。

Ｄ−フリップフロップＤ−ＦＦは、ＣＬＯＣＫ７の立上
りでラッチを解除し、アンドゲートＡＮＤを開くが、切
換ビットが“Ｏ”のため、マイクロ停止信号は発行され
ない。

又、この切換ビット“０″により、両セレクタ５ａ、５
ｂは高速Ｃ３Ｉ側に切換わる。

■　これによって、高速Ｃ３Ｉよりのリードマイクロ命
令５がＣＬＯＣＫ８の立上りでマイクロ命令レジスタ７
にセットされる。

この時、マイクロ命令５はマイクロ命令列の最終のため
、これを示すデータが含まれているので、ｐシーケンス
制御部４はこれを見て、マイクロアドレスを終了する。

このようにして、マイクロ命令に切換ビットを設け、切
換ビットに応じて、セレクタ５ａ、５ｂを切換え且つレ
ジスタ３．７を制御して、低速Ｃ３２へのアクセスでは
、ｌクロック抑止し、読み出しタイミングを制御する。

（ロ）他の実施例の説明 上述の実施例では、アクセスタイムｌクロックの高速Ｃ
５とアクセスタイム２クロツクの低速Ｃ３との組み合わ
せの例で説明したが、他のアクセスタイムのものであっ
てもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するもめではない。

〔発明の効果〕

以上説明した様に、本発明によれば、次の効果を奏する
。

■　高速記憶部と低速記憶部の切換えがマイクロプログ
ラム上で実現できるので、速度、容量の面で最適な柔軟
なマイクロプログラム制御が可能となる。

■　切換えに柔軟性があるため、高速読出しするマイク
ロ命令数が制限されず、性能を十分に発揮できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は第２図におけるマイクロ命令列説明図、第４図
は本発明の一実施例動作説明図である。 図中、１−高速マイクロプログラム記憶部、２・−・低
速マイクロプログラム記憶部、３−アドレスレジスタ、 ４・−シーケンス制御部、 ５−選択部、 ６・・−読出し＠洞部。

Claims (1)

1. 【特許請求の範囲】 高速マイクロプログラム記憶部（１）と、 低速マイクロプログラム記憶部（２）と、 該両マイクロプログラム記憶部（１、２）の読出しのた
   めのアドレスレジスタ（３）と、 マクロ命令に応じたマイクロプログラムアドレスを該ア
   ドレスレジスタ（３）に出力するシーケンス制御部（４
   ）と、 該両マイクロプログラム記憶部（１、２）の読出しマイ
   クロ命令を選択して出力する選択部（５）とを有し、 １マクロ命令に対し、両マイクロプログラム記憶部（１
   、２）の読出しマイクロ命令を選択して出力するマイク
   ロプログラム制御装置において、該両マイクロプログラ
   ム記憶部（１、２）のマイクロ命令にマイクロプログラ
   ム記憶部切換え情報を付加するとともに、 該切換え情報に応じて該アドレスレジスタ（３）の更新
   制御と、該選択部（５）の選択制御を行う読出し制御部
   （６）を設けたことを 特徴とするマイクロプログラム制御装置。