JPS6232828B2 - - Google Patents
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- Publication number
- JPS6232828B2 JPS6232828B2 JP56151049A JP15104981A JPS6232828B2 JP S6232828 B2 JPS6232828 B2 JP S6232828B2 JP 56151049 A JP56151049 A JP 56151049A JP 15104981 A JP15104981 A JP 15104981A JP S6232828 B2 JPS6232828 B2 JP S6232828B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control
- service processor
- write
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ参照方式、特にリプレース・
メモリのように通常の命令処理によつて内容が変
更される制御メモリをサービス・プロセツサから
の書込パルス禁止信号によつて書込禁止状態と
し、通常の命令処理によつて制御メモリの内容を
変更することなく、参照できるようにしたメモリ
参照方式に関するものである。
メモリのように通常の命令処理によつて内容が変
更される制御メモリをサービス・プロセツサから
の書込パルス禁止信号によつて書込禁止状態と
し、通常の命令処理によつて制御メモリの内容を
変更することなく、参照できるようにしたメモリ
参照方式に関するものである。
計算機システムは、主メモリやバツフア・メモ
リの外に、リプレース・メモリやタグ・メモリ、
チエンジ・メモリ、リフアレンス・メモリなどの
制御メモリを有している。これらの制御メモリ
は、通常の命令処理によつてその内容が変更され
る。例えば、リプレース・メモリの内容はバツフ
ア・メモリに対するアクセスが行われる度に変更
される。これらの制御メモリの内容を参照する場
合には、その内容が変更されないようにする必要
がある。制御メモリの内容を参照するために、従
来技術においては内容の変更を防ぐために通常の
回路とは別の参照専用回路とインタフエースを設
け、参照するときに切換えていたが、制御メモリ
の数が多くなると、ハードウエア量が著しく大き
くなるという欠点がある。
リの外に、リプレース・メモリやタグ・メモリ、
チエンジ・メモリ、リフアレンス・メモリなどの
制御メモリを有している。これらの制御メモリ
は、通常の命令処理によつてその内容が変更され
る。例えば、リプレース・メモリの内容はバツフ
ア・メモリに対するアクセスが行われる度に変更
される。これらの制御メモリの内容を参照する場
合には、その内容が変更されないようにする必要
がある。制御メモリの内容を参照するために、従
来技術においては内容の変更を防ぐために通常の
回路とは別の参照専用回路とインタフエースを設
け、参照するときに切換えていたが、制御メモリ
の数が多くなると、ハードウエア量が著しく大き
くなるという欠点がある。
本発明は、上記の考察に基づくものであつて、
ハードウエア量を増大することなく制御メモリの
内容を参照できるようにしたメモリ参照方式を提
供することを目的としている。そしてそのため、 本発明のメモリ参照方式は、 複数種類の制御メモリを有する計算機と、 サービス・プロセツサと サービス・プロセツサから制御メモリに書込禁
止信号を伝送する手段と、 上記書込禁止信号によつて制御メモリへの書込
みパルスの印加を制御する手段と を具備し、 且つ、上記サービス・プロセツサが、上記計算
機に任意の命令を実行させる機能と、上記書込禁
止信号を送出する機能と、上記計算機の状態をス
キヤン・アウトする機能とを有する計算機システ
ムにおいて、 上記制御メモリの内容を参照する場合、上記サ
ービス・プロセツサの制御により、上記計算機に
通常のメモリ・アクセス命令を実行させ、その結
果をサービス・プロセツサがスキヤン・アウト
し、 この際、通常のメモリ・アクセス命令によつて
内容が変更されてしまう制御メモリに対しては、
上記サービス・プロセツサの制御により、当該制
御メモリに対して書込禁止信号を送出し、参照中
の制御メモリの内容を保存する ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
ハードウエア量を増大することなく制御メモリの
内容を参照できるようにしたメモリ参照方式を提
供することを目的としている。そしてそのため、 本発明のメモリ参照方式は、 複数種類の制御メモリを有する計算機と、 サービス・プロセツサと サービス・プロセツサから制御メモリに書込禁
止信号を伝送する手段と、 上記書込禁止信号によつて制御メモリへの書込
みパルスの印加を制御する手段と を具備し、 且つ、上記サービス・プロセツサが、上記計算
機に任意の命令を実行させる機能と、上記書込禁
止信号を送出する機能と、上記計算機の状態をス
キヤン・アウトする機能とを有する計算機システ
ムにおいて、 上記制御メモリの内容を参照する場合、上記サ
ービス・プロセツサの制御により、上記計算機に
通常のメモリ・アクセス命令を実行させ、その結
果をサービス・プロセツサがスキヤン・アウト
し、 この際、通常のメモリ・アクセス命令によつて
内容が変更されてしまう制御メモリに対しては、
上記サービス・プロセツサの制御により、当該制
御メモリに対して書込禁止信号を送出し、参照中
の制御メモリの内容を保存する ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第１図は本発明の１実施例のブロツク図、第２
図は制御メモリの制御装置の１実施例を示すもの
である。
図は制御メモリの制御装置の１実施例を示すもの
である。
第１図において、１は中央処理装置、２はサー
ビス・プロセツサ、３はデイスプレイ、４は主メ
モリ、５はバツフア・メモリ、６は命令処理部、
７はリプレース・メモリ、８は制御メモリの制御
装置、９は書込レジスタ、１０はアドレス・レジ
スタ、１１はメモリ本体、１２は読出レジスタ、
１３はマルチプレクサをそれぞれ示している。
ビス・プロセツサ、３はデイスプレイ、４は主メ
モリ、５はバツフア・メモリ、６は命令処理部、
７はリプレース・メモリ、８は制御メモリの制御
装置、９は書込レジスタ、１０はアドレス・レジ
スタ、１１はメモリ本体、１２は読出レジスタ、
１３はマルチプレクサをそれぞれ示している。
良く知られているように、リプレース・メモリ
７には置換優先順位を示すリプレース情報が格納
されている。バツフア・メモリ５をアクセスする
際、リプレース・メモリ７のメモリ本体１１から
リプレース情報が読出され、読出レジスタ１２に
セツトされる。バツフア・メモリ５に該当するデ
ータが存在しない場合には、読出されたリプレー
ス情報に基づいて追い出すべきライン（又はブロ
ツク）を決定し、その場所に主メモリ４からムー
ブインしたデータを書込む。リプレース・メモリ
７の内容はバツフア・メモリ５に対するアクセス
が行われるたびに更新される。制御装置８は、リ
プレース・メモリ７を制御するものである。これ
については後で後述する。書込レジスタ９には更
新されるリプレース情報がセツトされ、読出レジ
スタ１２にはメモリ本体１１から読出されたリプ
レース情報がセツトされ、アドレス・レジスタ１
０にはメモリ本体１１に対するアドレスがセツト
される。
７には置換優先順位を示すリプレース情報が格納
されている。バツフア・メモリ５をアクセスする
際、リプレース・メモリ７のメモリ本体１１から
リプレース情報が読出され、読出レジスタ１２に
セツトされる。バツフア・メモリ５に該当するデ
ータが存在しない場合には、読出されたリプレー
ス情報に基づいて追い出すべきライン（又はブロ
ツク）を決定し、その場所に主メモリ４からムー
ブインしたデータを書込む。リプレース・メモリ
７の内容はバツフア・メモリ５に対するアクセス
が行われるたびに更新される。制御装置８は、リ
プレース・メモリ７を制御するものである。これ
については後で後述する。書込レジスタ９には更
新されるリプレース情報がセツトされ、読出レジ
スタ１２にはメモリ本体１１から読出されたリプ
レース情報がセツトされ、アドレス・レジスタ１
０にはメモリ本体１１に対するアドレスがセツト
される。
サービス・プロセツサ２は、命令を主メモリ４
にセツトして命令を実行させる機能、ホスト計算
機のラツチやレジスタの内容をスキヤン・アウト
する機能、リプレース・メモリなどの制御メモリ
に対する書込みを禁止する機能などを有してい
る。OPは実行させるためにホスト側に送られる
命令のOPコードを表わしており、ADRSは参照
アドレスを示しており、RDはスキヤン・アウ
ト・データを示しており、iNHWは制御メモリに
対する書込禁止信号をそれぞれ示している。計算
機の各部の状態情報はマルチプレクサ１３に入力
され、マルチプレクサ１３はサービス・プロセツ
サ２から送られて来るスキヤンアウト・アドレス
に従つて複数の状態情報の１つを選択する。選択
された状態情報はスキヤン・アウト・データRD
としてサービス・プロセツサ２に送られ、デイス
プレイ３に表示される。制御メモリに対する書込
禁止信号をサービス・プロセツサ２から本体系装
置へ送るため、本発明においては書込禁止信号線
ｌが設けられている。
にセツトして命令を実行させる機能、ホスト計算
機のラツチやレジスタの内容をスキヤン・アウト
する機能、リプレース・メモリなどの制御メモリ
に対する書込みを禁止する機能などを有してい
る。OPは実行させるためにホスト側に送られる
命令のOPコードを表わしており、ADRSは参照
アドレスを示しており、RDはスキヤン・アウ
ト・データを示しており、iNHWは制御メモリに
対する書込禁止信号をそれぞれ示している。計算
機の各部の状態情報はマルチプレクサ１３に入力
され、マルチプレクサ１３はサービス・プロセツ
サ２から送られて来るスキヤンアウト・アドレス
に従つて複数の状態情報の１つを選択する。選択
された状態情報はスキヤン・アウト・データRD
としてサービス・プロセツサ２に送られ、デイス
プレイ３に表示される。制御メモリに対する書込
禁止信号をサービス・プロセツサ２から本体系装
置へ送るため、本発明においては書込禁止信号線
ｌが設けられている。
第２図はリプレース・メモリ７の制御装置８の
１実施例を示すものである。第２図において、１
４はリード・ライト・コントローラ、１５は書込
パルス発生器、１６はゲート、WPは書込パル
ス、CNTは命令処理部６から送られて来る制御
信号をそれぞれ示している。リード・ライト・コ
ントローラ１４は、命令処理部６からの読出指令
又は書込指令に従つてリプレース・メモリ７の読
出し／書込みを制御する。書込指令が送られて来
た時、リード・ライト・コントローラ１４は書込
パルス発生器１５を起動する。書込パルス発生器
１５は、起動されると書込パルスを生成し、この
パルスはゲート１６に送られる。ゲート１６には
書込禁止信号iNHWも入力され、書込禁止信号
iNHWが論理「０」であると、ゲート１６は開
き、書込禁止信号iNHWが論理「１」であるとゲ
ート１６は閉じる。ゲート１６から書込パルスが
出力されると、書込レジスタ９のデータがメモリ
本体１１に書込まれる。
１実施例を示すものである。第２図において、１
４はリード・ライト・コントローラ、１５は書込
パルス発生器、１６はゲート、WPは書込パル
ス、CNTは命令処理部６から送られて来る制御
信号をそれぞれ示している。リード・ライト・コ
ントローラ１４は、命令処理部６からの読出指令
又は書込指令に従つてリプレース・メモリ７の読
出し／書込みを制御する。書込指令が送られて来
た時、リード・ライト・コントローラ１４は書込
パルス発生器１５を起動する。書込パルス発生器
１５は、起動されると書込パルスを生成し、この
パルスはゲート１６に送られる。ゲート１６には
書込禁止信号iNHWも入力され、書込禁止信号
iNHWが論理「０」であると、ゲート１６は開
き、書込禁止信号iNHWが論理「１」であるとゲ
ート１６は閉じる。ゲート１６から書込パルスが
出力されると、書込レジスタ９のデータがメモリ
本体１１に書込まれる。
リプレース・メモリ７の内容を参照する場合に
は下記のような動作が行われる。
は下記のような動作が行われる。
(イ) サービス・プロセツサ２から書込禁止信号を
送出する。
送出する。
(ロ) サービス・プロセツサ２から主メモリ・アク
セスを伴う命令のOPコードおよび参照アドレ
ス（主メモリ・アドレスに等しい）を送出し、
命令の実行を指示する。
セスを伴う命令のOPコードおよび参照アドレ
ス（主メモリ・アドレスに等しい）を送出し、
命令の実行を指示する。
(ハ) 命令の実行によつてリプレース・メモリ７か
らの読出データが読出レジスタにセツトされ
る。
らの読出データが読出レジスタにセツトされ
る。
(ニ) サービス・プロセツサ２は読出データの内容
をスキヤンアウトして取込む。
をスキヤンアウトして取込む。
(ホ) サービス・プロセツサ２は取込んだ内容をデ
イスプレイ３に表示する。
イスプレイ３に表示する。
(ヘ) 必要ならば参照アドレスを変更して(ロ)からの
動作を繰返す。
動作を繰返す。
上述の説明はリプレース・メモリを例として行
つたが、同様にして他の制御メモリをも参照する
ことが可能である。
つたが、同様にして他の制御メモリをも参照する
ことが可能である。
以上の説明から明らかなように、本発明によれ
ば、サービス・プロセツサとホスト計算機との間
に制御メモリに対する書込禁止信号を伝送する信
号線を設けると共に、書込禁止信号の値によつて
制御メモリに対する書込パルスの送出を制御する
ゲートを設けたので、簡単な構成によつて制御メ
モリの内容の変更を防止でき、通常の処理動作に
よる制御メモリの参照を行うことが可能となつ
た。
ば、サービス・プロセツサとホスト計算機との間
に制御メモリに対する書込禁止信号を伝送する信
号線を設けると共に、書込禁止信号の値によつて
制御メモリに対する書込パルスの送出を制御する
ゲートを設けたので、簡単な構成によつて制御メ
モリの内容の変更を防止でき、通常の処理動作に
よる制御メモリの参照を行うことが可能となつ
た。
第１図は本発明の１実施例のブロツク図、第２
図は制御メモリの制御装置の１実施例を示す図で
ある。 １……中央処理装置、２……サービス・プロセ
ツサ、３……デイスプレイ、４……主メモリ、５
……バツフア・メモリ、６……命令処理部、７…
…リプレース・メモリ、８……制御メモリの制御
装置、９……書込レジスタ、１０……アドレス・
レジスタ、１１……メモリ本体、１２……読出レ
ジスタ、１３……マルチプレクサ。
図は制御メモリの制御装置の１実施例を示す図で
ある。 １……中央処理装置、２……サービス・プロセ
ツサ、３……デイスプレイ、４……主メモリ、５
……バツフア・メモリ、６……命令処理部、７…
…リプレース・メモリ、８……制御メモリの制御
装置、９……書込レジスタ、１０……アドレス・
レジスタ、１１……メモリ本体、１２……読出レ
ジスタ、１３……マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 複数種類の制御メモリを有する計算機と、 サービス・プロセツサと サービス・プロセツサから制御メモリに書込禁
止信号を伝送する手段と、 上記書込禁止信号によつて制御メモリへの書込
みパルスの印加を制御する手段と を具備し、 且つ、上記サービス・プロセツサが、上記計算
機に任意の命令を実行させる機能と、上記書込禁
止信号を送出する機能と、上記計算機の状態をス
キヤン・アウトする機能とを有する計算機システ
ムにおいて、 上記制御メモリの内容を参照する場合、上記サ
ービス・プロセツサの制御により、上記計算機に
通常のメモリ・アクセス命令を実行させ、その結
果をサービス・プロセツサがスキヤン・アウト
し、 この際、通常のメモリ・アクセス命令によつて
内容が変更されてしまう制御メモリに対しては、
上記サービス・プロセツサの制御により、当該制
御メモリに対して書込禁止信号を送出し、参照中
の制御メモリの内容を保存する ことを特徴とするメモリ参照方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151049A JPS5853076A (ja) | 1981-09-24 | 1981-09-24 | メモリ参照方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151049A JPS5853076A (ja) | 1981-09-24 | 1981-09-24 | メモリ参照方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853076A JPS5853076A (ja) | 1983-03-29 |
| JPS6232828B2 true JPS6232828B2 (ja) | 1987-07-16 |
Family
ID=15510177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151049A Granted JPS5853076A (ja) | 1981-09-24 | 1981-09-24 | メモリ参照方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853076A (ja) |
-
1981
- 1981-09-24 JP JP56151049A patent/JPS5853076A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853076A (ja) | 1983-03-29 |
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