JPS6233348Y2 - - Google Patents
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- Publication number
- JPS6233348Y2 JPS6233348Y2 JP6892880U JP6892880U JPS6233348Y2 JP S6233348 Y2 JPS6233348 Y2 JP S6233348Y2 JP 6892880 U JP6892880 U JP 6892880U JP 6892880 U JP6892880 U JP 6892880U JP S6233348 Y2 JPS6233348 Y2 JP S6233348Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- source
- rectifying element
- gate
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009429 electrical wiring Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
Landscapes
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、FET保護回路、特に、GaAs−FET
への電源投入および切断時における電源電圧過度
応答などによるGaAs−FET素子の破壊を防止す
るためのFET保護回路に関する。
への電源投入および切断時における電源電圧過度
応答などによるGaAs−FET素子の破壊を防止す
るためのFET保護回路に関する。
一般に、FET、例えば超高周波能動素子とし
て用いられるGaAs−FETはゲート・ソース間電
圧を常に逆バイアスで使用しなければならない。
すなわち、Ｎチヤネルの場合にはゲート電位がソ
ース電位より高くなると、またＰチヤネルの場合
ゲート電位がソース電位より低くなると破壊され
てしまう。また、ゲート・ソース間電圧を逆バイ
アスとするために二種類の電源電圧が必要とな
り、この二種類の電源の投入（あるいは切断）の
順序、過渡応答、電源電圧の異常等に対して
GaAs−FETを保護するためのFET保護回路が必
要となる。
て用いられるGaAs−FETはゲート・ソース間電
圧を常に逆バイアスで使用しなければならない。
すなわち、Ｎチヤネルの場合にはゲート電位がソ
ース電位より高くなると、またＰチヤネルの場合
ゲート電位がソース電位より低くなると破壊され
てしまう。また、ゲート・ソース間電圧を逆バイ
アスとするために二種類の電源電圧が必要とな
り、この二種類の電源の投入（あるいは切断）の
順序、過渡応答、電源電圧の異常等に対して
GaAs−FETを保護するためのFET保護回路が必
要となる。
従来のFET保護回路は、第１図に示すように
FETのゲートとソースと直接接続されるソース
接続回路であるソース回路電源３との間に整流素
子５を逆方向バイアスが加わるように接続してゲ
ート・ソース間の逆バイアスを保つている。
FETのゲートとソースと直接接続されるソース
接続回路であるソース回路電源３との間に整流素
子５を逆方向バイアスが加わるように接続してゲ
ート・ソース間の逆バイアスを保つている。
しかし、実際には、この整流素子５は第２図に
示すように順方向抵抗が存在するために、二種類
の電源の状態によつて整流素子５が順方向にバイ
アスされることがあり、この場合には、電圧降下
を生じ、GaAs−FETのバイアス状態は破壊領域
の一部に突入してしまうという欠点がある。
示すように順方向抵抗が存在するために、二種類
の電源の状態によつて整流素子５が順方向にバイ
アスされることがあり、この場合には、電圧降下
を生じ、GaAs−FETのバイアス状態は破壊領域
の一部に突入してしまうという欠点がある。
本考案の目的は、FETに加えられる複数の電
源の投入・切断状態にかかわらず、FETの破壊
が防止できるFET保護回路を提供することにあ
る。
源の投入・切断状態にかかわらず、FETの破壊
が防止できるFET保護回路を提供することにあ
る。
本考案のFET保護回路は、FETのゲートとソ
ース接続回路の間に逆方向にバイアスが加わるよ
うに接続された第１の整流素子と、前記FETの
ソースと前記ソース接続回路との間に逆方向にバ
イアスが加わるように接続された第２の整流素子
を含んで構成される。
ース接続回路の間に逆方向にバイアスが加わるよ
うに接続された第１の整流素子と、前記FETの
ソースと前記ソース接続回路との間に逆方向にバ
イアスが加わるように接続された第２の整流素子
を含んで構成される。
次に、本考案の実施例について図面を参照して
説明する。
説明する。
第３図は本考案の一実施例を示す電気結線図
で、FET８のゲートとソース接続回路であるソ
ースバイアス電源３との間に整流素子５を逆方向
バイアスが加えられるように接続するとともに、
FET８のソースとソースバイアス電源３との間
に整流素子６を順方向バイアスが加えられるよう
に接続している。
で、FET８のゲートとソース接続回路であるソ
ースバイアス電源３との間に整流素子５を逆方向
バイアスが加えられるように接続するとともに、
FET８のソースとソースバイアス電源３との間
に整流素子６を順方向バイアスが加えられるよう
に接続している。
このような構成により電源電圧の状態によつて
整流素子５が順方向にバイアスされて電圧降下が
生じた場合でも、整流素子６の順方向バイアスに
よる電圧降下と相殺されて、GaAs−FETなどの
FET８のゲート・ソースの電位関係は逆バイア
ス状態に保たれ破壊領域への突入を防ぐことがで
きる。
整流素子５が順方向にバイアスされて電圧降下が
生じた場合でも、整流素子６の順方向バイアスに
よる電圧降下と相殺されて、GaAs−FETなどの
FET８のゲート・ソースの電位関係は逆バイア
ス状態に保たれ破壊領域への突入を防ぐことがで
きる。
すなわち、第３図に示すように二種類の電源電
圧の過渡応答、短絡などの電圧異常によつて整流
素子５が順方向にバイアスされた場合でも、整流
素子６が順方向にバイアスされているため、整流
素子５、および６の電圧降下が相殺して、ゲート
電位はソース電位を超えることはない。通常の
GaAs−FET回路ではドレイン電流はゲートバイ
アス回路の電流より大きいため、整流素子６の電
圧降下は整流素子５の電圧降下より大きく、ゲー
ト・ソース間電圧は充分な逆バイアスに保たれ
る。
圧の過渡応答、短絡などの電圧異常によつて整流
素子５が順方向にバイアスされた場合でも、整流
素子６が順方向にバイアスされているため、整流
素子５、および６の電圧降下が相殺して、ゲート
電位はソース電位を超えることはない。通常の
GaAs−FET回路ではドレイン電流はゲートバイ
アス回路の電流より大きいため、整流素子６の電
圧降下は整流素子５の電圧降下より大きく、ゲー
ト・ソース間電圧は充分な逆バイアスに保たれ
る。
本考案のFET保護回路は、ゲート・ソース間
の逆バイアス整流素子の他にソースとソース接続
回路との間に順方向に整流素子を追加することに
より、FET破壊領域への突入の危険性をなく
し、常にゲート・ソース間の逆バイアスが確保で
きるため、破壊が防止できるという効果がある。
の逆バイアス整流素子の他にソースとソース接続
回路との間に順方向に整流素子を追加することに
より、FET破壊領域への突入の危険性をなく
し、常にゲート・ソース間の逆バイアスが確保で
きるため、破壊が防止できるという効果がある。
第１図は従来の一例を示す電気結線図、第２図
は第１図に示す整流素子の電圧−電流特性を示す
特性図、第３図は本考案の一実施例を示す電気結
線図である。 １……信号入力、２……信号出力、３……ソー
ス回路電源、４……ゲートバイアス電源、５，６
……整流素子、７……FET、R1，R2，R3……バ
イアス用抵抗。
は第１図に示す整流素子の電圧−電流特性を示す
特性図、第３図は本考案の一実施例を示す電気結
線図である。 １……信号入力、２……信号出力、３……ソー
ス回路電源、４……ゲートバイアス電源、５，６
……整流素子、７……FET、R1，R2，R3……バ
イアス用抵抗。
Claims (1)
- FETのゲートとソース接続回路との間に逆方
向バイアスが加わるように接続された第１の整流
素子と、前記FETのソースと前記ソース接続回
路との間に順方向バイアスが加わるように接続さ
れた第２の整流素子とを含むことを特徴とする
FET保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6892880U JPS6233348Y2 (ja) | 1980-05-20 | 1980-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6892880U JPS6233348Y2 (ja) | 1980-05-20 | 1980-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169559U JPS56169559U (ja) | 1981-12-15 |
| JPS6233348Y2 true JPS6233348Y2 (ja) | 1987-08-26 |
Family
ID=29662855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6892880U Expired JPS6233348Y2 (ja) | 1980-05-20 | 1980-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233348Y2 (ja) |
-
1980
- 1980-05-20 JP JP6892880U patent/JPS6233348Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169559U (ja) | 1981-12-15 |
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