JPS6233474A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタに関するものである。

（従来の技術及びその問題点） 第５図（ａ）　、　（ｂ）　、（ｃ）は、従来一般に知
られた薄膜トランジスタ（ＴＰＴ）を示したもので、（
ａ）は再結晶化シリコン、ポリシリコンを、（ｂ）はア
モルファスシリコンを、また（ｃ）はＣｄＳｅをそれぞ
れ主材料として構成されている。しかし、これらの薄膜
トランジスタには、それぞれ次のような問題点がある。

（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコス１−が高い。

（ｂ）アモルファスシリコンＴＰＴ アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。

（ｃ）　ＣｄＳｅ　Ｔ　Ｆ　Ｔ ＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。

また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。

本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために、基体上に、禁制帯幅の異
なる少なくとも２種類以上の薄膜を同種の薄膜が互いに
隣合わないようにして少なくとも３層以上の多層に積層
し、その多層薄膜の各層が接続されるようにソース電極
及びドレイン電極をそれぞれ設けるとともに、基体面に
対して略垂直な多層薄膜の断面に、多層薄膜中で最も狭
い禁制帯幅の薄膜と同程度の格子定数を有しかつその簿
膜の伝導型と異なる伝導型を有する薄膜層を介してグー
１−′ｒｔｉ極を設ける。

（作　用） 禁制帯幅の異なる薄膜層を多層に積層することによりペ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。

このとき、キャリアの寿命をτ、ドリフト移動度をμと
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。さらに印加した高電界は各層に配分されて１層当り
にかかる電界が低下するので高電界による構造変化や結
晶化等は起こらない。

（実施例） 以下図面に基づいて実施例を詳細に説明する。

第１図は、本発明の一実施例を示したもので、１は基板
、２は多層薄膜で、禁制帯幅の異なる少なくとも２種類
以上の薄膜を同種の薄膜が互いに隣合わないようにして
少なくとも３層以上の多層に積層する（本実施例ではａ
層、ｂ層、ａ層の２種類３層からなっている）。３及び
４は、それぞれ多層薄膜２の各層が接続されるように対
向して設けられたソース電極及びドレイン電極、５ａ、
５ｂは多層薄膜２中で最も狭い禁制帯幅の薄膜と同程度
の格子定数を有しかつその薄膜の伝導型と異なる伝導型
を有する薄膜層で、多層薄膜２の基板１に対して略垂直
な断面に接して設けられている。６ａ。

６ｂは薄膜Ｊ’ｊ１５ａ、Ｓｂ上にそれぞれ設けられた
ゲート電極である。

第２図は、本発明の他の実施例を示したもので。

第１図と同一符号のものは同一のものを示している。第
１図のものと異なる点は、ゲート電極６ａ。

６ｂを形成した後、多層薄膜２に基板１まで達する穴を
穿ち、その穴にソース電極３及びドレイン電極４を形成
した点である。

なお、上記２つの実施例で、多層薄膜２とソース電極３
との間、多層薄膜２とドレイン電極４との間にそれぞれ
オーミック性を得るための中間層を挿入してもよい。ま
た、薄膜トランジスタ形成後に、全体を覆うように、湿
気、酸化等を防止するためのパッシベーション膜を塗布
・形成してもよい。

基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。

多層薄膜２の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。

そのため組合せとして、Ｃｄ５−Ｃｕ２Ｓ、　Ｃｄ５−
ＣｄＴｅ。

Ｃｄ５−ＩｎＰ、　ＣｄＴｅ−Ｃｕ２Ｔｅ、　Ｃｄ５−
ＣｕＩｎＳ２．　ＣｄＳ　−ＣｕＩｎＳｅ２．　Ｃｄ５
−ＣｕＩｎＴｅ２．　Ｃｄ５−ＣｕＧａＳｅ２．　Ｃｕ
、Ｔｅ　−ＣｄＴｅ、　’Ｃｄ５ｅ−ＺｎＴａ、　Ｃｄ
５−３ｉなどがよい。またアモルファスと結晶の組合せ
を用いることによって格子定数をある程度緩和できる。

アモルファス（記号としてａ−を用いる）材料としては
ａ−５ｉ　：　ｔ（（Ｆ）　。

ａ−５ｅ、　ａ−Ｇｅ　：　Ｈ（Ｆ）などがあげられ、
ＣｄＳ　−ａ−５ｉ　：　Ｈ。

ＣｕＩｎ５ｅ−ａ−３ｅ、　ＣｕＩｎ５ｅ−ａ−３ｉ　
：　Ｈなどの組合せがよい。アモルファス材料どうしの
組合せとしてはａ−３ｅ−ａ−５ｉ　：　Ｈ，ａ−５ｉ
、Ｃ□−、：　Ｈ−ａ−３ｉ　：　ＩＩ。

ａ−３ｉｌＩＮ、ＩＩ：　ＩＩ−ａ−３ｉ　：　Ｈ，ａ
−５ｉ、Ｏ，−１ｌ：　Ｈ−ａ−３ｉ　：　Ｈなどがよ
い。

ソース電極３、ドレイン電極４としては、ＡＣ。

Ｍｏ、　１１．　Ｎｉ、　Ｃｒ、　Ａｕ、　Ａｇを用い
ることができる。

多層薄膜とゲート電極との間の薄膜Ｍ５ａ、５ｂとして
は、例えば多層薄膜２中で最も狭い禁制帯幅の薄膜とし
てａ−３ｉ　：　Ｈを例にとれば、この薄膜自体はＮ−
型の伝導型を有しているため、ＢをドープしてＰ型のａ
−５ｉ　：　ＩＩ（Ｂ）を用いることができる。このよ
うに、この部分の薄膜層は、多層薄膜中で最も狭い禁制
帯幅の薄膜自体の持っている伝導型にドーピングを施し
て異なる伝導型にして用いてもよい。

ゲート電極６ａ、６ｂとしては、ＡＩ、　Ｍｏ、　ＩＪ
、　Ｎｉ。

Ｃｒ、　Ａｕ、　Ａｇを用いることができる。

禁制帯幅の異なる膜を多層に積層したバンドモデルを第
３図に示す。結晶−結晶、アモルファス−結晶、ア干ル
ファスーアモルファスの組合せはともに材料固有の伝導
型を持ち、それらの伝導型はＰ型、Ｎ型、ｉ型に分ける
ことができ、伝導型の組合せとして、Ｐ型−Ｎ型、Ｐ型
−１型、Ｎ型−Ｐ型。

Ｎ型−１型、ｉ型−１型などがあり、各バンドモデルを
第３図（ａ）〜（ｅ）にそれぞれ示す。この組合せ以外
に、Ｐ型−Ｐ型、Ｎ型−Ｎ型があってもよい。Ｅｇ、、
□が禁制帯幅の広い層、Ｅｇ−ｚが禁制帯幅の狭い層、
ＥＰはフェルミ−レベル、８層膜厚と５層膜厚は同じで
ある。

禁制帯幅の異なる膜１層当りの膜厚は１００〜１０００
０人とし、多層薄膜２の全体の膜厚は０．１〜１０μｍ
、好ましくは０．３〜２μ閣とする。また多層薄膜とゲ
ート電極の間の薄膜層５ａ　、　５ｂの厚さは５００人
〜１μｍまでがよく、好ましくは１０００〜５０００人
がよい。各電極の膜厚は１０００〜５０００人が好まし
い。

また、ソース、ドレイン間のチャネル長は１〜２０μｍ
程度、好ましくは２〜１０μｍがよく、チャネル幅は５
〜５００μｍ、好ましくは１０〜２００μｍがよｔｌ。

次に、製造方法を含む具体例を示す。基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてａ−８
ｉ　：　Ｉｔ−ａ−３ｉ、ｌＮ、、、　：　ＩＩのアモ
ルファス半導体を用いた。ａ−３ｉ　：　Ｈが禁制帯幅
の狭い材料であり、ａ−３ｉ、Ｎ、ｘ：　Ｉｔが禁制帯
幅の広い材料である。ａ−３Ｌ　：　Ｈは格子定数が約
４人、禁制帯幅は１．７ｅＶのＮ型半導体、ａ−５ｉ、
Ｎｉ−、：　）Ｉは格子定数が約４人、禁制帯幅が２．
３ｅＶのＮ型半導体で、Ｎ型−Ｎ型の組合せである。ａ
−５ｊ：　Ｈｇ　ａ−５ｉｘＮＬ＋ＩＩ　：　Ｈの膜厚
は両者とも１００人とした。　ａ−３ｉ　：　Ｈ及びａ
−５Ｌ、Ｎ、−、：　Ｈはグロー放電分解を用いたプラ
ズマＣＶＤ法により堆積した。その多層薄膜の形成方法
を第４図に従って説明する。

第４図に示す装置はＡ室１１１とＢ室１１０の２室を備
えている。まず、バルブ１１８．１２１を開けてロータ
リポンプ１２２．１２４によってＡ室１１１．　Ｂ室１
１０を１Ｏ−２Ｔｏｒｒの圧力にし、バルブ１１８．１
２１を閉じ１次にバルブ１２５．１１９．１２０を開け
てロータリポンプ１２６及び拡散ポンプ１２３によって
Ａ室、Ｂ室を１Ｏ−６Ｔｏｒｒの圧力にする。その後、
バルブ１１９．１２０を閉じ、試料１１６をまずＡ室１
１１の高周波電極１１２に平行に対向するようにセット
し、バルブ１０６．１０８を開け、５ｉ１１．のボンベ
１００の元栓１０２及びＮｉ１３のボンベ１０１の元栓
１０３を開け、フローメータ１０４を調節してＳｉＨ４
の流量を２０ｃｃに保ち、またフローメータ１０５を調
節してＮＨ，の流量を１００ｃｃに保ち、バルブ１１８
を調節してＡ室１１１内の圧力をＩ　Ｔｏｒｒに保ち、
高周波電源１１４を２０Ｗに調節して高周波電極１１２
で放電を起こす。ａ−８ｉｘＮｉ−ｘ　：　Ｎ膜が基板
１１６上に１００人堆積後、高周波電源１１４を切り、
バルブ１０６゜１０８を閉じる。次に、モータ１０９を
回転させ、試料をＢ室１１０へ移動させ、高周波電極１
１３に平行に対向させてセットする。バルブ１０７を開
けてフローメータ１０４を２０ｃｃに調節し、バルブ１
２１を調節してＢ室１１０の圧力をＩ　Ｔｏｒｒに保ち
、高周波電源１１５を投入し２０１ｉ！に調節して高周
波電極１１３で放電を起こす。ａ−５ｉ　：　Ｈ膜が基
板１１６上に１００人堆積後、高周波電源１１５を切り
、バルブ１０７．１２１を閉じる。以上の操作をＡ室と
Ｂ室交互に繰り返し、基板上にａ−５ＩＪｘ−ｘ　：　
Ｈ膜とａ−３ｉ　：　Ｈ膜とを１００人ずつ交互に堆積
し、ａ−８ｘｘＮ１　＋Ｉｌ　：　Ｈ膜を２１層、　ａ
−５ｉ　：　ｌｌ膜を２０層、全体の膜厚として４１０
０人を堆積した。

多層薄膜形成後、グロー放電分解法にてＢをドーピング
したａ−５ｉ　：　Ｈ（Ｂ）層を多層薄膜上の全体に１
０００人堆積し、次いでエツチングによりゲート電極形
成部以外のａ−３ｉ　：　Ｉｔ（Ｂ）層を除去し、最後
にｉを真空蒸着により堆積し選択的にエツチングしてゲ
ート電極を形成し、第１図に示すような構成の薄膜トラ
ンジスタを得た。

上記薄膜トランジスタの特性を測定した結果、ゲート電
圧１５ｖ、ドレイン電圧１５Ｖ印加して■。ＴＩ＝　Ｉ
　Ｘｌ０−’（Ａ）、　　Ｉ。ＰＰ　＝　２　Ｘ　１０
−’　（Ａ）で、工。、／Ｉ。ｐｐ　＝　１０’と、薄
膜トランジスタとしては十分な特性が得られた。

（発明の効果） 以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層を多層に積層することにより、ペテロ接合のキ
ャリア閉、じ込め効果が生じ、その結果トラップ確率が
低下し、高速応答が可能になる。また、多層薄膜に印加
された高電界は各層に配分され、１層当りの電界が低下
するので構造変化が起きるのを防止することができ、高
速で、高安定な薄膜トランジスタを得ることができる。

【図面の簡単な説明】

第１図は１本発明の一実施例の薄膜トランジスタの構成
図、第２図は１本発明の他の実施例の薄膜トランジスタ
の構成図、第３図（ａ）〜（ｅ）は、多層薄膜の各種伝
導型の組合せにおけるバンドモデルを示す図、第４図は
、実施例の試料作製に用いた薄膜堆積装置の構成図、第
５図（ａ）、　（ｂ）、　（ｃ）は、それぞれ従来の薄
膜トランジスタの構成図である。 １　・・・基板、　２　・・・多層薄膜、　３　・・・
ソース電極、　４　・・・　ドレイン電極、５ａ、５ｂ
・・・薄膜層、６ａ　、　６ｂ・・・ゲート電極。 特許出願人　　株式会社　　リ　　コ　　−リコ一応用
電子研究所株式会社 第　１　区 （ａ）　　　　　　　　（ｂ）　　　　　　　　　（ｃ
）第２図 （ａ）　　　　　　　　　（ｂ）　　　　　　　　　（
ｃ）第３図 （ａ）　　　　　　　　　　　　　（ｂ）（ｅ） （山４１゛。町 第５図 （ａ） ■ＵＡＲＴ　Ｚ （ｂ） （ｃ）

Claims (3)

【特許請求の範囲】
1. （１）基体上に、禁制帯幅の異なる少なくとも２種類以
   上の薄膜を同種の薄膜が互いに隣合わないようにして少
   なくとも３層以上の多層に積層し、前記多層薄膜の各層
   が接続されるようにソース電極及びドレイン電極をそれ
   ぞれ設けるとともに、前記多層薄膜の前記基体に対して
   略垂直な断面に、前記多層薄膜中で最も狭い禁制帯幅の
   薄膜と同程度の格子定数を有しかつその薄膜の伝導型と
   異なる伝導型を有する薄膜層を介してゲート電極を設け
   てなることを特徴とする薄膜トランジスタ。
2. （２）前記多層薄膜の少なくとも１種が、水素原子、重
   水素原子、ハロゲン原子の少なくとも１種を含むアモル
   ファスシリコンであることを特徴とする特許請求の範囲
   第（１）項記載の薄膜トランジスタ。
3. （３）前記多層薄膜とソース電極間、多層薄膜とドレイ
   ン電極間に、前記多層薄膜及び電極とオーミック特性を
   示す中間層を設けたことを特徴とする特許請求の範囲第
   （１）項記載の薄膜トランジスタ。