JPS6263471A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6263471A JPS6263471A JP60201797A JP20179785A JPS6263471A JP S6263471 A JPS6263471 A JP S6263471A JP 60201797 A JP60201797 A JP 60201797A JP 20179785 A JP20179785 A JP 20179785A JP S6263471 A JPS6263471 A JP S6263471A
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- multilayer thin
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、薄膜トランジスタに関するものである。
（従来の技術及びその間期点）
第５図（ａ） 、 （ｂ） 、 （ｅ）は、従来一般に
知られた薄膜トランジスタ（Ｔ Ｐ Ｔ）を示したもの
で、（ａ）は再結晶化シリコン、ポリシリコンを、（ｂ
）はアモルファスシリコンを、また（ｃ）はＣｄＳｅを
それぞれ主材料として構成されている。しかし、これら
の薄膜トランジスタには、それぞれ次のような問題点が
ある。
知られた薄膜トランジスタ（Ｔ Ｐ Ｔ）を示したもの
で、（ａ）は再結晶化シリコン、ポリシリコンを、（ｂ
）はアモルファスシリコンを、また（ｃ）はＣｄＳｅを
それぞれ主材料として構成されている。しかし、これら
の薄膜トランジスタには、それぞれ次のような問題点が
ある。
（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコストが高い。
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコストが高い。
（ｂ）アモルファスシリコンＴＰＴ
アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
（ｅ） Ｃｄ５５ Ｔ Ｆ Ｔ
ＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。
また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。
安定性が問題とされている。
本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである。
安定な薄膜トランジスタを提供するものである。
（問題点を解決するための手段）
上記問題点を解決するために、基体上にソース電極又は
ドレイン電極を設け、その上に、基体の面に対して積層
面が略垂直になるように、禁制帯幅の異なる２種類の薄
膜を同種の薄膜が互いに隣合わないようにして少なくと
も３層以上の多層に積層し、その各薄膜の膜厚を使用材
料の格子間隔の１〜５０倍の範囲内にするとともに禁制
帯幅の広い薄膜をピ又はＮ１の導電型とし、その上部に
、基体の面に対して略平行になるようにドレイン電極又
はソース電極を設け、多層薄膜の各層が現われている側
面に、多層薄膜中で狭い禁制帯幅の薄膜と同程度の格子
定数を有しかつその薄膜の伝導型と異なる伝導型を有す
る薄膜層を介してゲート電極を設ける。
ドレイン電極を設け、その上に、基体の面に対して積層
面が略垂直になるように、禁制帯幅の異なる２種類の薄
膜を同種の薄膜が互いに隣合わないようにして少なくと
も３層以上の多層に積層し、その各薄膜の膜厚を使用材
料の格子間隔の１〜５０倍の範囲内にするとともに禁制
帯幅の広い薄膜をピ又はＮ１の導電型とし、その上部に
、基体の面に対して略平行になるようにドレイン電極又
はソース電極を設け、多層薄膜の各層が現われている側
面に、多層薄膜中で狭い禁制帯幅の薄膜と同程度の格子
定数を有しかつその薄膜の伝導型と異なる伝導型を有す
る薄膜層を介してゲート電極を設ける。
（作 用）
禁制帯幅の異なる薄膜層を多層に積層することによりヘ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
さらに、その膜厚が０．５〜２００人程度の程度膜の場
合、前記作用の外に、いわゆる超格子構造による特殊な
効果が生じる。即ち、禁制帯幅の狭い薄膜の膜厚を電子
波長（ド・ブロイ波長：〜数１００人）以下にすると、
このときの電子は量子化された、限られたエネルギー準
位しか存在し得なくなり、しかもトンネル効果が生じる
程度に接近して多数個形成すると、共鳴現象によってト
ンネＩ：・効果の確率が１になる。このような超格子結
晶のエネルギー構造は、人工のポテンシャル井戸の中で
量子化されたバンド構造（ミニバンド構造）を持つこと
になり、自然結晶の場合には充満帯、禁止帯、伝導帯と
分化したものと類似で考えられる。
合、前記作用の外に、いわゆる超格子構造による特殊な
効果が生じる。即ち、禁制帯幅の狭い薄膜の膜厚を電子
波長（ド・ブロイ波長：〜数１００人）以下にすると、
このときの電子は量子化された、限られたエネルギー準
位しか存在し得なくなり、しかもトンネル効果が生じる
程度に接近して多数個形成すると、共鳴現象によってト
ンネＩ：・効果の確率が１になる。このような超格子結
晶のエネルギー構造は、人工のポテンシャル井戸の中で
量子化されたバンド構造（ミニバンド構造）を持つこと
になり、自然結晶の場合には充満帯、禁止帯、伝導帯と
分化したものと類似で考えられる。
通常、電子をキャリアとして伝播する場合、半導体はＮ
型である必要がある。同様に正孔をキャリアとして伝播
する場合はＰ型である必要がある。
型である必要がある。同様に正孔をキャリアとして伝播
する場合はＰ型である必要がある。
薄膜トランジスタを結晶材料で構成する場合、半導体を
Ｐ型、Ｎ型にするためにボロン、リンなどをドーピング
するが、これらのイオン化したドナー準位、アクセプタ
準位が電子、正孔のキャリアを散乱させてしまう。その
たーめ電子移動度、正孔移動度が低下する。また同様に
、薄膜トランジスタをアモルファス材料で構成する場合
、ドーピングにより局在準位密度の増大があり、トラッ
ピング確率が増加して電子移動度、正孔移動度が低下し
てしまう。さらに結晶材料と同様にイオン化したドナー
準位、アクセプタ準位の影響も大きい。
Ｐ型、Ｎ型にするためにボロン、リンなどをドーピング
するが、これらのイオン化したドナー準位、アクセプタ
準位が電子、正孔のキャリアを散乱させてしまう。その
たーめ電子移動度、正孔移動度が低下する。また同様に
、薄膜トランジスタをアモルファス材料で構成する場合
、ドーピングにより局在準位密度の増大があり、トラッ
ピング確率が増加して電子移動度、正孔移動度が低下し
てしまう。さらに結晶材料と同様にイオン化したドナー
準位、アクセプタ準位の影響も大きい。
そこで、これらの問題を解決するために超格子に変調ド
ーピングを行なう。例えば、Ｎ型半導体の例をとれば、
通常のドーピングの場合は膜中にイオン化したドナーが
ランダムに存在し、上記の問題が生じるが、禁制帯幅の
広い薄膜にＮ型の変調ドーピングを行なうと、イオン化
したドナーとキャリアの移動する部分は分離される。ま
た、ドナー準位から発生した電子は量子井戸の中に落ち
込みキャリアとして作用するため狭い禁制帯幅の半導体
中にはドーパントを含まない材料を用いることができ、
結晶及びアモルファスとも移動度の増加が期待できる。
ーピングを行なう。例えば、Ｎ型半導体の例をとれば、
通常のドーピングの場合は膜中にイオン化したドナーが
ランダムに存在し、上記の問題が生じるが、禁制帯幅の
広い薄膜にＮ型の変調ドーピングを行なうと、イオン化
したドナーとキャリアの移動する部分は分離される。ま
た、ドナー準位から発生した電子は量子井戸の中に落ち
込みキャリアとして作用するため狭い禁制帯幅の半導体
中にはドーパントを含まない材料を用いることができ、
結晶及びアモルファスとも移動度の増加が期待できる。
要するに、超格子構造を用いた変調ドーピングを行なう
ことにより、これを応用した薄膜トランジスタは電流に
寄与するキャリア数が多く、かつ電流の通路にはキャリ
アの走行を妨げるイオンが存在せず、さらに井戸の中に
キャリアの閉じ込めがなされるためキャリアが拡散せず
、ドリフト移動度及び寿命のμτ積が増加し、高速動作
が可能となる。
ことにより、これを応用した薄膜トランジスタは電流に
寄与するキャリア数が多く、かつ電流の通路にはキャリ
アの走行を妨げるイオンが存在せず、さらに井戸の中に
キャリアの閉じ込めがなされるためキャリアが拡散せず
、ドリフト移動度及び寿命のμτ積が増加し、高速動作
が可能となる。
本発明の構成によれば、さらに印加した高電界は各層に
配分されて１層当りにかかる電界が低下するので構造変
化は起こらない、また、薄膜の縦方向の伝導を利用して
いるためチャネル長を短くすることができ、高速化が可
能になるＪ（実施例） 以下図面に基づいて実施例を詳細に説明する。
配分されて１層当りにかかる電界が低下するので構造変
化は起こらない、また、薄膜の縦方向の伝導を利用して
いるためチャネル長を短くすることができ、高速化が可
能になるＪ（実施例） 以下図面に基づいて実施例を詳細に説明する。
第１図は５本発明の一実施例を示したもので、１は基板
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる２種類の薄膜を同種の薄膜が互いに
隣合わないようにして少なくとも３層以上の多層に積層
する。この多層薄膜３は、その積層面が基板面に対して
略垂直になるように積層されており、各層の膜厚は使用
材料の格子間隔の１〜５０倍の範囲内にある。また、禁
制帯幅の広い薄膜はど型あるいはＮ３型のいずれかの伝
導型を有している。４は多層薄膜３の上部に、基板面と
略平行に形成されたドレイン電極、なお５は絶縁層、Ｂ
ａ、６ｂは、多層薄膜３中で狭い禁制帯幅の薄膜と同程
度の格子定数を有しかつその薄膜の伝導型と異なる伝導
型を有する薄膜層で、多層薄膜３の各層が現われている
側面に、基板面に対して略垂直に設けられている。７ａ
、７ｂは薄膜層６ａ。
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる２種類の薄膜を同種の薄膜が互いに
隣合わないようにして少なくとも３層以上の多層に積層
する。この多層薄膜３は、その積層面が基板面に対して
略垂直になるように積層されており、各層の膜厚は使用
材料の格子間隔の１〜５０倍の範囲内にある。また、禁
制帯幅の広い薄膜はど型あるいはＮ３型のいずれかの伝
導型を有している。４は多層薄膜３の上部に、基板面と
略平行に形成されたドレイン電極、なお５は絶縁層、Ｂ
ａ、６ｂは、多層薄膜３中で狭い禁制帯幅の薄膜と同程
度の格子定数を有しかつその薄膜の伝導型と異なる伝導
型を有する薄膜層で、多層薄膜３の各層が現われている
側面に、基板面に対して略垂直に設けられている。７ａ
、７ｂは薄膜層６ａ。
６ｂの外側にそれぞれ設けられたゲート電極である。
なお、上記構成において、多層薄膜３とソース電極２と
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい。また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい。また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。
基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
多層薄膜３の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。
そのため組合せとして、Ｃｄ５−Ｃｕ、Ｓ、 Ｃｄ５−
ＣｄＴｅ。
ＣｄＴｅ。
Ｃｄ５−ＩｎＰ、 ＣｄＴｅ−Ｃｕ、Ｔｅ、 Ｃｄ５−
ＣｕＩｎ５．、 ＣｄＳ −ＣｕＩｎＳｅ、、 Ｃｄ
５−ＣｕＩｎＳｅ、、 Ｃｄ５−ＣｕＧａＳｅ、、
Ｃｕ２丁ｅ−ＣｄＴｅ、 Ｃｄ５ｓ−ＺｎＴｅ、 Ｃ
ｄ５−５ｉなどがよい。またアモルファスと結晶の組合
せを用いることによって格子定数をある程度緩和できる
。アモルファス（記号としてａ−を用いる）材料として
はａ−９ｉ ： Ｈ（Ｆ） ｐａ−５ｅ、 ａ−Ｇｅ：
Ｈ（Ｆ）などがあげられ、ＣｄＳ −ａ−５ｉ ：
ＨｔＣｕＩｎＳｅ−ａ−５ｅ、 ＣｕＩｎＳｅ ａ−
５ｉ ： Ｈなどの組合せがよい。アモルファス材料ど
うしの組合せとしてはａ−５ｓ−ａ−５ｉ ： Ｈ，ａ
−５ｉｘＣ，−、： Ｈ−ａ−５ｉ ： Ｈ。
ＣｕＩｎ５．、 ＣｄＳ −ＣｕＩｎＳｅ、、 Ｃｄ
５−ＣｕＩｎＳｅ、、 Ｃｄ５−ＣｕＧａＳｅ、、
Ｃｕ２丁ｅ−ＣｄＴｅ、 Ｃｄ５ｓ−ＺｎＴｅ、 Ｃ
ｄ５−５ｉなどがよい。またアモルファスと結晶の組合
せを用いることによって格子定数をある程度緩和できる
。アモルファス（記号としてａ−を用いる）材料として
はａ−９ｉ ： Ｈ（Ｆ） ｐａ−５ｅ、 ａ−Ｇｅ：
Ｈ（Ｆ）などがあげられ、ＣｄＳ −ａ−５ｉ ：
ＨｔＣｕＩｎＳｅ−ａ−５ｅ、 ＣｕＩｎＳｅ ａ−
５ｉ ： Ｈなどの組合せがよい。アモルファス材料ど
うしの組合せとしてはａ−５ｓ−ａ−５ｉ ： Ｈ，ａ
−５ｉｘＣ，−、： Ｈ−ａ−５ｉ ： Ｈ。
ａ−９ｉｘＮ１−、 ： Ｈ−ａ−５ｉ ： Ｈ，ａ−
３ｉ１１Ｏ，−、： Ｈ−ａ−３ｉ ： Ｈなどがよい
。
３ｉ１１Ｏ，−、： Ｈ−ａ−３ｉ ： Ｈなどがよい
。
ソース電極２、ドレイン電極４としては、Ａｆｆ。
Ｍｏ、 Ｗ、 Ｎｉ、 Ｃｒ、 Ａｕ、 Ａｇを用いる
ことができる。
ことができる。
多層薄膜とゲート電極と、の間の薄膜層６ａ、６ｂとし
ては１例えば多層薄膜３中で狭い禁制帯幅の薄膜として
ａ−３ｉ ： Ｈを例にとれば、この薄膜自体はＮ−型
の伝導型を有しているため、ボロンをドープしてど型の
ａ−５ｉ ： Ｈ（Ｂ）を用いることができる。このよ
うに、この部分の薄膜層は、多層薄膜中で狭い禁制帯幅
の薄膜自体の持っている伝導型にドーピングを施して異
なる伝導型にして用いている。
ては１例えば多層薄膜３中で狭い禁制帯幅の薄膜として
ａ−３ｉ ： Ｈを例にとれば、この薄膜自体はＮ−型
の伝導型を有しているため、ボロンをドープしてど型の
ａ−５ｉ ： Ｈ（Ｂ）を用いることができる。このよ
うに、この部分の薄膜層は、多層薄膜中で狭い禁制帯幅
の薄膜自体の持っている伝導型にドーピングを施して異
なる伝導型にして用いている。
ゲート電極７ａ、７ｂとしては、Ａ（１，Ｍｏ、 ｗ、
Ｎｉ。
Ｎｉ。
Ｃｒ、 Ａｕ、 Ａｇを用いることができる。
また多層薄膜３とソース電極２及びドレイン電極４との
オーミック性を得るために挿入する中間層として、多層
薄膜３と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。
オーミック性を得るために挿入する中間層として、多層
薄膜３と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。
禁制帯幅の異なる膜を多層に積層したバンドモデルを第
２図（ａ）、 （ｂ）に示す。結晶−結晶、アモルファ
ス−結晶、アモルファス−アモルファスの組合せはとも
に材料固有の伝導型を持ち、それらの伝導型はＰ型、Ｎ
型、ｉ型に分けることができ、伝導型の組合せとして、
Ｐ型−１型、Ｎ型−１型などがある。この組合せ以外に
、ｉ型はＮ−型、Ｐ−型であってもよい−Ｂｇ−ｘが禁
制帯幅の広い層、Ｅｇ−ｔが禁制帯幅の狭い層、Ｅ−ま
フェルミ−レベル、８層膜厚と５層膜厚は同じである。
２図（ａ）、 （ｂ）に示す。結晶−結晶、アモルファ
ス−結晶、アモルファス−アモルファスの組合せはとも
に材料固有の伝導型を持ち、それらの伝導型はＰ型、Ｎ
型、ｉ型に分けることができ、伝導型の組合せとして、
Ｐ型−１型、Ｎ型−１型などがある。この組合せ以外に
、ｉ型はＮ−型、Ｐ−型であってもよい−Ｂｇ−ｘが禁
制帯幅の広い層、Ｅｇ−ｔが禁制帯幅の狭い層、Ｅ−ま
フェルミ−レベル、８層膜厚と５層膜厚は同じである。
なお、この膜厚は異なっていてもよい。これらの図では
切れのよい井戸形ポテンシャルになっているが、アモル
ファスのように局在準位密度が大きい材料ではバンド端
が裾を引くが、この構成でも十分な量子井戸効果を示し
た。
切れのよい井戸形ポテンシャルになっているが、アモル
ファスのように局在準位密度が大きい材料ではバンド端
が裾を引くが、この構成でも十分な量子井戸効果を示し
た。
禁制帯幅の異なる膜１層当りの膜厚は、使用する材料の
格子間隔の１〜５０倍程度、好ましくは２〜１０倍程度
とする。これは量子効果を有効に得るためド・ブロイ波
長以下にする必要があるからである。多層薄膜３の全体
の膜厚は０．１〜１０μ側、好ましくは０．３〜２μ圏
とする。また多層薄膜とゲート電極の間の薄膜層６ａ
、 ６ｂの厚さは５００人〜１μｍまでがよく、好まし
くは１０００〜５０００人がよい。
格子間隔の１〜５０倍程度、好ましくは２〜１０倍程度
とする。これは量子効果を有効に得るためド・ブロイ波
長以下にする必要があるからである。多層薄膜３の全体
の膜厚は０．１〜１０μ側、好ましくは０．３〜２μ圏
とする。また多層薄膜とゲート電極の間の薄膜層６ａ
、 ６ｂの厚さは５００人〜１μｍまでがよく、好まし
くは１０００〜５０００人がよい。
各電極の膜厚は１０００〜５０００人が好ましい。また
ソース、ドレイン間のチャネル長は１０００人〜１０μ
Ｉの間がよく、好ましくは５０００人〜３μｍの間がよ
い。チャネル幅は１〜１００μ籠の間がよく、好ましく
は２〜２０μ膿の間がよい。
ソース、ドレイン間のチャネル長は１０００人〜１０μ
Ｉの間がよく、好ましくは５０００人〜３μｍの間がよ
い。チャネル幅は１〜１００μ籠の間がよく、好ましく
は２〜２０μ膿の間がよい。
次に、製造方法を含む具体例を示す、基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてａ−３
ｉ ： Ｈａ−５ｉｘＮｚ−ｘ ： Ｈ（Ｐ）のアモル
ファス半導体を用いた。ａ−３ｉ ： Ｈが禁制帯幅の
狭い材料であり、ａ−５ｉ、Ｎ、−、： Ｈが禁制帯幅
の広い材料である。ａ−３ｉ ： Ｈは格子定数が約４
人、禁制帯幅が１．７ｄのＮ−型半導体、ａ−５ｉ、Ｎ
、−、： Ｈは格子定数が約４人、禁制帯幅が２．３ｅ
ｖのＮ−型半導体であり、ａ−５ｉＪ１−ｘ ： ［（
膜ニＩＪ ンノトーヒン’ｊ ｔｒ行ナイＮ”ｋ−した
。これはＮＨ形−Ｎ−形の組合せである。まず。
ックスガラスを用い、禁制帯幅の異なる膜としてａ−３
ｉ ： Ｈａ−５ｉｘＮｚ−ｘ ： Ｈ（Ｐ）のアモル
ファス半導体を用いた。ａ−３ｉ ： Ｈが禁制帯幅の
狭い材料であり、ａ−５ｉ、Ｎ、−、： Ｈが禁制帯幅
の広い材料である。ａ−３ｉ ： Ｈは格子定数が約４
人、禁制帯幅が１．７ｄのＮ−型半導体、ａ−５ｉ、Ｎ
、−、： Ｈは格子定数が約４人、禁制帯幅が２．３ｅ
ｖのＮ−型半導体であり、ａ−５ｉＪ１−ｘ ： ［（
膜ニＩＪ ンノトーヒン’ｊ ｔｒ行ナイＮ”ｋ−した
。これはＮＨ形−Ｎ−形の組合せである。まず。
第３図（ａ）に示したように、基板１１にエツチングに
より孔１１ａを開け、ＳｉＯ，を堆積してブロック１５
を形成する。その上に、第３図（ｂ）に示すように多層
薄膜１３をグロー放電分解を用いたプラズマＣＶＤ法に
より堆積した。この多層薄膜形成方法については後で詳
述する。次に、第３図（ｃ）のように、孔１１ａの下部
より多層薄膜１３の端部を２０人程度エツチング除去し
、その部分にＡＩを蒸着してソース電極１２を形成する
。その後第３図（ｄ）に示したように、多層薄膜１３の
各層が現われている側面にグロー放電分解法によりボロ
ンをドーピングしたａ−Ｓｉ ： Ｈ（Ｂ）膜１６を形
成し、その上に八ρを蒸着してゲート電極１７とする。
より孔１１ａを開け、ＳｉＯ，を堆積してブロック１５
を形成する。その上に、第３図（ｂ）に示すように多層
薄膜１３をグロー放電分解を用いたプラズマＣＶＤ法に
より堆積した。この多層薄膜形成方法については後で詳
述する。次に、第３図（ｃ）のように、孔１１ａの下部
より多層薄膜１３の端部を２０人程度エツチング除去し
、その部分にＡＩを蒸着してソース電極１２を形成する
。その後第３図（ｄ）に示したように、多層薄膜１３の
各層が現われている側面にグロー放電分解法によりボロ
ンをドーピングしたａ−Ｓｉ ： Ｈ（Ｂ）膜１６を形
成し、その上に八ρを蒸着してゲート電極１７とする。
次いで、第３図（ｅ）に示したように、上部及びブロッ
ク側面の多層薄膜をエツチング除去し、最後に、第３図
（ｆ）に示すように、残された多層薄膜１３の上部に、
基板面と平行なドレイン電極１４を１の蒸着により形成
し、薄膜トランジスタを得た。
ク側面の多層薄膜をエツチング除去し、最後に、第３図
（ｆ）に示すように、残された多層薄膜１３の上部に、
基板面と平行なドレイン電極１４を１の蒸着により形成
し、薄膜トランジスタを得た。
多層薄膜１３の形成方法を第４図に基づいて説明する。
この装置はＡ室１１１とＢ室１１０の２室を備えている
。まず、バルブ１１８．１２１を開けてロータリポンプ
１２２．１２４によってＡ室１１１． Ｂ室１１０を１
Ｏ−２Ｔｏｒｒの圧力にし、バルブ１１８．１２１を閉
じ、次にバルブ１２５．１１９．１２０を開けてロータ
リポンプ１２６及び拡散ポンプ１２３によってＡ室、Ｂ
室を１０−”Ｔｏｒｒの圧力にする。その後、バルブ１
１９．１２０を閉じ。
。まず、バルブ１１８．１２１を開けてロータリポンプ
１２２．１２４によってＡ室１１１． Ｂ室１１０を１
Ｏ−２Ｔｏｒｒの圧力にし、バルブ１１８．１２１を閉
じ、次にバルブ１２５．１１９．１２０を開けてロータ
リポンプ１２６及び拡散ポンプ１２３によってＡ室、Ｂ
室を１０−”Ｔｏｒｒの圧力にする。その後、バルブ１
１９．１２０を閉じ。
試料１１６をまずＡ室１１１の高周波電極１１２に平行
に対向するようにセットし、バルブ１０６．１０８．２
０４を開け、 ＳｉＨ４のボンベ１００の元栓１０２、
ＰＨ，のボンベ２０１の元栓２０２及びＮＨ，のボンベ
１０１の元栓】０３を開け、フローメータ１０４を調節
して５ｉｎ４の流量を２０ｃｃに保ち、フローメータ１
０５を調節してＮＨ７の流量を１００ｃｃに保ち、また
フローメータ２０３を調節してＰＨ３の流量を１００ｃ
ｃに保ち、バルブ１１８を調節してＡ室１１１内の圧力
をＩ Ｔｏｒｒに保ち、高周波電源１１４を２０Ｗに調
節して高周波電極１１２で放電を起こす。ａ−３ｉｘＮ
１＋ＩＥ ： Ｈ（Ｐ）膜が基板１１６上に２０人堆積
後、高周波電源１１４を切り、バルブ１０６．１０８．
２０４を閉じる。次に、モータ１０９を回転させ、試料
をＢ室１１０へ移動させ、高周波電極１１３に平行に対
向させてセットする。バルブ１０７を開けてフローメー
タ１０４を２０ｃｃに調節し、バルブ１２１を調節して
Ｂ室１１０の圧力をＩ Ｔｏｒｒに保ち、高周波電源１
１５を投入し２０１１１に調節して高周波電極１１３で
放電を起こす。
に対向するようにセットし、バルブ１０６．１０８．２
０４を開け、 ＳｉＨ４のボンベ１００の元栓１０２、
ＰＨ，のボンベ２０１の元栓２０２及びＮＨ，のボンベ
１０１の元栓】０３を開け、フローメータ１０４を調節
して５ｉｎ４の流量を２０ｃｃに保ち、フローメータ１
０５を調節してＮＨ７の流量を１００ｃｃに保ち、また
フローメータ２０３を調節してＰＨ３の流量を１００ｃ
ｃに保ち、バルブ１１８を調節してＡ室１１１内の圧力
をＩ Ｔｏｒｒに保ち、高周波電源１１４を２０Ｗに調
節して高周波電極１１２で放電を起こす。ａ−３ｉｘＮ
１＋ＩＥ ： Ｈ（Ｐ）膜が基板１１６上に２０人堆積
後、高周波電源１１４を切り、バルブ１０６．１０８．
２０４を閉じる。次に、モータ１０９を回転させ、試料
をＢ室１１０へ移動させ、高周波電極１１３に平行に対
向させてセットする。バルブ１０７を開けてフローメー
タ１０４を２０ｃｃに調節し、バルブ１２１を調節して
Ｂ室１１０の圧力をＩ Ｔｏｒｒに保ち、高周波電源１
１５を投入し２０１１１に調節して高周波電極１１３で
放電を起こす。
ａ−３ｉ ： Ｈ膜が基板１１６上に２０人堆積後、高
周波電源１１５を切り、バルブ１０７．１２１を閉じる
１以上の操作をＡ室とＢ室交互に繰り返し、基板上にａ
−５ｉ、Ｎ、、 ： Ｉ（（Ｐ）膜とａ−５ｉ ： Ｈ
膜とを２０人ずつ交互に堆積し、ａ−５ｉ＊Ｎ１−ｘ
： Ｈ（Ｐ）膜を１０１層、ａ−３ｉ ： Ｈ膜を１０
０層、全体の膜厚として４０２０人を堆積した。
周波電源１１５を切り、バルブ１０７．１２１を閉じる
１以上の操作をＡ室とＢ室交互に繰り返し、基板上にａ
−５ｉ、Ｎ、、 ： Ｉ（（Ｐ）膜とａ−５ｉ ： Ｈ
膜とを２０人ずつ交互に堆積し、ａ−５ｉ＊Ｎ１−ｘ
： Ｈ（Ｐ）膜を１０１層、ａ−３ｉ ： Ｈ膜を１０
０層、全体の膜厚として４０２０人を堆積した。
上記のようにして得られた薄膜トランジスタの特性を測
定した結果、ゲート電圧１５ｖ、ドレイン電圧１５Ｖ印
加して Ｉ。Ｍ：２Ｘ１０−’（Ａ）、 ｌ０ＰＦ＝４Ｘ１０
−”（Ａ）で、工。Ｈ／工。ｐｐ＃１０’と、薄膜トラ
ンジスタとしては十分な特性で、かつ移動度１ ａｄ
／ Ｖ−ｓｅｅと高速特性が得られ、経時変化のない安
定なものであった。
定した結果、ゲート電圧１５ｖ、ドレイン電圧１５Ｖ印
加して Ｉ。Ｍ：２Ｘ１０−’（Ａ）、 ｌ０ＰＦ＝４Ｘ１０
−”（Ａ）で、工。Ｈ／工。ｐｐ＃１０’と、薄膜トラ
ンジスタとしては十分な特性で、かつ移動度１ ａｄ
／ Ｖ−ｓｅｅと高速特性が得られ、経時変化のない安
定なものであった。
（発明の効果）
以上説明したように５本発明によれば−、禁制帯幅の異
なる薄膜層をド・ブロイ波長以下の膜厚で多層に積層す
ることにより、ペテロ接合のキャリア閉じ込め効果が生
じ、その結果トラップ確率が低下するとともに超格子効
果によりμで積が増加して高速動作が可能となり、また
、多層薄膜に印加された高電界は各層に配分され、１層
当りの電界が低下するので構造変化は起きない、また、
薄膜の縦方向の伝導を利用しているので、数千人のチャ
ネル長を用いることができ、−移動度が低い薄膜におい
てもキャリアが短時間でソース・ドレイン間を移動する
することができるため、さらに高速動作が可能となる。
なる薄膜層をド・ブロイ波長以下の膜厚で多層に積層す
ることにより、ペテロ接合のキャリア閉じ込め効果が生
じ、その結果トラップ確率が低下するとともに超格子効
果によりμで積が増加して高速動作が可能となり、また
、多層薄膜に印加された高電界は各層に配分され、１層
当りの電界が低下するので構造変化は起きない、また、
薄膜の縦方向の伝導を利用しているので、数千人のチャ
ネル長を用いることができ、−移動度が低い薄膜におい
てもキャリアが短時間でソース・ドレイン間を移動する
することができるため、さらに高速動作が可能となる。
そして、これらの相乗効果により高速、高安定な薄膜ト
ランジスタを得ることができる。
ランジスタを得ることができる。
第１図は、本発明の一実施例の薄膜トランジスタの構成
図、第２図（ａ）、 （ｂ）は、多層薄膜の各種伝導型
の組合せにおけるバンドモデルを示す図、第３図は、具
体例の製造方法を示す図、第４図は。 具体例の試料作製に用いた薄膜堆積装置の構成図。 第５図（ａ）、 （ｂ）、 （Ｃ）は、それぞれ従来の
薄膜トランジスタの構成図である。 １ ・・・基板、 ２・・・ソース電極、 ３ ・・・
多層薄膜、 ４ ・・・ ドレイン電極、 ５ ・・・
絶縁層、６ａ、６ｂ・・・薄膜層、７ａ、 ７ｂ・・・
ゲート電極。 特許出願人 株式会社 リ コ −リコ一応用
電子研究所株式会社 第１図 （ａ） （ｂ）（Ｃ） 第２図 （ａ） （ｂ） 第３図 （ａｌ （ｂ） 忙〕（
ｃｊ） （ｅ）
（ｆ ）第４図 第５図 （ｂ） （Ｃ）
図、第２図（ａ）、 （ｂ）は、多層薄膜の各種伝導型
の組合せにおけるバンドモデルを示す図、第３図は、具
体例の製造方法を示す図、第４図は。 具体例の試料作製に用いた薄膜堆積装置の構成図。 第５図（ａ）、 （ｂ）、 （Ｃ）は、それぞれ従来の
薄膜トランジスタの構成図である。 １ ・・・基板、 ２・・・ソース電極、 ３ ・・・
多層薄膜、 ４ ・・・ ドレイン電極、 ５ ・・・
絶縁層、６ａ、６ｂ・・・薄膜層、７ａ、 ７ｂ・・・
ゲート電極。 特許出願人 株式会社 リ コ −リコ一応用
電子研究所株式会社 第１図 （ａ） （ｂ）（Ｃ） 第２図 （ａ） （ｂ） 第３図 （ａｌ （ｂ） 忙〕（
ｃｊ） （ｅ）
（ｆ ）第４図 第５図 （ｂ） （Ｃ）
Claims (3)
- （１）基体上に、ソース電極とドレイン電極のいずれか
一方を設け、その上に、前記基体の面に対して積層面が
略垂直になるように、禁制帯幅の異なる２種類の薄膜を
同種の薄膜が互いに隣合わないようにして少なくとも３
層以上の多層に積層し、かつ各薄膜の膜厚を使用材料の
格子間隔の１〜５０倍の範囲内にするとともに禁制帯幅
の広い薄膜をＰ＾＋又はＮ＾＋の伝導型とし、その上部
に、前記基体の面に対して略平行になるように、ソース
電極とドレイン電極のいずれか他方を設け、前記多層薄
膜の各層が現われている側面に、前記多層薄膜中で狭い
禁制帯幅の薄膜と同程度の格子定数を有しかつその薄膜
の伝導型と異なる伝導型を有する薄膜層を介してゲート
電極を設けてなることを特徴とする薄膜トランジスタ。 - （２）前記多層薄膜の少なくとも１種が、水素原子、重
水素原子、ハロゲン原子の少なくとも１種を含むアモル
ファスシリコンであることを特徴とする特許請求の範囲
第（１）項記載の薄膜トランジスタ。 - （３）前記多層薄膜とソース電極間、多層薄膜とドレイ
ン電極間に、前記多層薄膜及び電極とオーミック特性を
示す中間層を設けることを特徴とする特許請求の範囲第
（１）項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201797A JPH0691261B2 (ja) | 1985-09-13 | 1985-09-13 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201797A JPH0691261B2 (ja) | 1985-09-13 | 1985-09-13 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6263471A true JPS6263471A (ja) | 1987-03-20 |
| JPH0691261B2 JPH0691261B2 (ja) | 1994-11-14 |
Family
ID=16447091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201797A Expired - Fee Related JPH0691261B2 (ja) | 1985-09-13 | 1985-09-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691261B2 (ja) |
-
1985
- 1985-09-13 JP JP60201797A patent/JPH0691261B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691261B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |