JPS6233464A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6233464A JPS6233464A JP60172282A JP17228285A JPS6233464A JP S6233464 A JPS6233464 A JP S6233464A JP 60172282 A JP60172282 A JP 60172282A JP 17228285 A JP17228285 A JP 17228285A JP S6233464 A JPS6233464 A JP S6233464A
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- layer
- electrode
- substrate
- multilayer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、薄膜トラレジ４スタに関するものである。
（従来の技術及びその問題点）
第５図（ａ） ｐ （ｂ） 、（ｃ）は、従来一般に知
られた薄膜トランジスタ（ＴＰＴ）を示したもので、（
ａ）は再結晶化シリコン、ポリ、シリコンを、（ｂ）は
アモルファスシリコンを、また（ｃ）はＣｄＳｅをそれ
ぞれ主材料として構成されている。しかし、これらの薄
膜トランジスタには、それぞれ次のような問題点がある
。
られた薄膜トランジスタ（ＴＰＴ）を示したもので、（
ａ）は再結晶化シリコン、ポリ、シリコンを、（ｂ）は
アモルファスシリコンを、また（ｃ）はＣｄＳｅをそれ
ぞれ主材料として構成されている。しかし、これらの薄
膜トランジスタには、それぞれ次のような問題点がある
。
（ａ）再結晶化シリコン、ポリシリコンＴＰＴこの材料
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコストが高い。
で作製する場合は、まず、低温（４００℃以下）での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜トランジスタを同時に作製するた
めに広い面積に成膜しようとすると、電気特性に影響を
与えるようなひずみや欠陥が多く発生してしまう。従っ
て６インチウェハー程度のものしか作製できないのが現
状であり、ＴＰＴ１個当りのコストが高い。
（ｂ）アモルファスシリコンＴＰＴ
アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が廻しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が廻しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
（ｃ）ＣｄＳｅ Ｔ Ｆ Ｔ
ＣｄＳｅは低温成膜、大面積の成膜が可能であるが、製
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し昌いため、プロセス制御が雉しい。
法上ＣｄとＳｅが分離し易く、さらに酸素と非常に反応
し昌いため、プロセス制御が雉しい。
また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。
安定性が問題とされている。
本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである。
安定な薄膜トランジスタを提供するものである。
（問題点を解決するための手段）
上記問題点を解決するために、基体上にソース電極又は
ドレイン電極を設け、その上に、基体の面に対して積層
面が略垂直になるように、禁制帯幅の異なる少なくとも
２種類以上の薄膜を同種の薄膜が互いに隣合わないよう
にして少なくとも３層以上の多層に積層し、その上部に
、基体の面に対して略平行になるようにドレイン電極又
はソース電極を設け、多層簿１摸の各層が現われている
側面に、絶縁層を介してゲート電極を設ける。
ドレイン電極を設け、その上に、基体の面に対して積層
面が略垂直になるように、禁制帯幅の異なる少なくとも
２種類以上の薄膜を同種の薄膜が互いに隣合わないよう
にして少なくとも３層以上の多層に積層し、その上部に
、基体の面に対して略平行になるようにドレイン電極又
はソース電極を設け、多層簿１摸の各層が現われている
側面に、絶縁層を介してゲート電極を設ける。
（作 用）
禁制帯幅の異なる薄膜層を多層に積層することによりヘ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
このとき、キャリアの寿命をτ、ドリフト移動度をμと
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。また印加した高電界は各層に配分されて１層当りに
かかる電界が低下するので高電界による構造変化や結晶
化等は起こらない。さらに、薄膜の縦方向の伝導を利用
しているためチャネル長を短くすることができ、より高
速化が可能になる。
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。また印加した高電界は各層に配分されて１層当りに
かかる電界が低下するので高電界による構造変化や結晶
化等は起こらない。さらに、薄膜の縦方向の伝導を利用
しているためチャネル長を短くすることができ、より高
速化が可能になる。
（実施例）
以下図面に基づいて実施例を詳細に説明する。
第１図は、本発明の一実施例を示したもので、１は基板
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる少なくとも２種類以上の薄膜を同種
の薄膜が互いに隣合わないようにして少なくとも３層以
上の多層に積層する（本実施例ではａ層、ｂ層、ａ層の
２種類３層からなっている）。この多層薄膜３は、その
積層面が基板面に対して略垂直になるように積層されて
いる。４は多層薄膜３の上部に、基板面と略平行に形成
されたドレイン電極、なお５は絶縁層、６ａ。
、２は基板１上に形成したソース電極、３は多層薄膜で
、禁制帯幅の異なる少なくとも２種類以上の薄膜を同種
の薄膜が互いに隣合わないようにして少なくとも３層以
上の多層に積層する（本実施例ではａ層、ｂ層、ａ層の
２種類３層からなっている）。この多層薄膜３は、その
積層面が基板面に対して略垂直になるように積層されて
いる。４は多層薄膜３の上部に、基板面と略平行に形成
されたドレイン電極、なお５は絶縁層、６ａ。
６ｂは、多層薄膜３の各層が現われている側面に形成さ
れた絶縁層で基板面に対して略垂直に設けられている。
れた絶縁層で基板面に対して略垂直に設けられている。
７ａ、 ７ｂは絶縁層６ａ、６ｂの外側にそれぞれ設
けられたゲート電極である。
けられたゲート電極である。
なお、上記構成において、多層薄膜３とソース電極２と
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい６また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい６また
、薄膜トランジスタ形成後に、全体を覆うように、湿気
、酸化等を防止するためのパッシベーション膜を塗布・
形成してもよい。
基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
多層薄膜３の、禁制帯幅の異なる薄膜としては結晶でも
アモルファスでもよい。結晶の場合は格子定数が比較的
近似した材料である必要がある。
アモルファスでもよい。結晶の場合は格子定数が比較的
近似した材料である必要がある。
そのため組合せとして、Ｃｄ５−Ｃｕ２Ｓ、 Ｃｄ５−
ＣｄＴｃ。
ＣｄＴｃ。
Ｃｄ５−ＩｎＰ、 ＣｄＴｅ−Ｃｕ２Ｔｅ、 Ｃｄ５−
ＣｕＩｎＳ２． ＣｄＳ −ＣｕＩｎＳｅ２． Ｃｄ５
−ＣｕＩｎＴｅ、 、 Ｃｄ５−ＣｕＧａＳｅ２． Ｃ
ｕ２Ｔｅ −ＣｄＴｅ、 Ｃｄ５ｅ−ＺｎＴｅ、 Ｃｄ
５−３ｉなどがよい。またアモルファスと結晶の組合せ
を用いることによって格子定数をある程度緩和できる。
ＣｕＩｎＳ２． ＣｄＳ −ＣｕＩｎＳｅ２． Ｃｄ５
−ＣｕＩｎＴｅ、 、 Ｃｄ５−ＣｕＧａＳｅ２． Ｃ
ｕ２Ｔｅ −ＣｄＴｅ、 Ｃｄ５ｅ−ＺｎＴｅ、 Ｃｄ
５−３ｉなどがよい。またアモルファスと結晶の組合せ
を用いることによって格子定数をある程度緩和できる。
アモルファス（記号としてａ−を用いる）材料としては
ａ−５，ｉ ： Ｈ（Ｆ）ａ−５ｅ、 ａ−Ｇｅ ：
ＩＩ（Ｆ）などがあげられ、Ｃｄ５−ａ−５ｉ ： Ｈ
ＣｕＩｎＳｅ−ａ−５ｅ、 ＣｕｆｎＳｅ−ａ−５ｉ
： Ｈなどの組合せがよい。アモルファス材料どうしの
組合せとしてはａ−５ｅ−ａ−５ｊ ： Ｈ＋ ａ−３
ｉｘＣ１−、： Ｉｆ−ａ−３ｉ ： Ｉｔ。
ａ−５，ｉ ： Ｈ（Ｆ）ａ−５ｅ、 ａ−Ｇｅ ：
ＩＩ（Ｆ）などがあげられ、Ｃｄ５−ａ−５ｉ ： Ｈ
ＣｕＩｎＳｅ−ａ−５ｅ、 ＣｕｆｎＳｅ−ａ−５ｉ
： Ｈなどの組合せがよい。アモルファス材料どうしの
組合せとしてはａ−５ｅ−ａ−５ｊ ： Ｈ＋ ａ−３
ｉｘＣ１−、： Ｉｆ−ａ−３ｉ ： Ｉｔ。
ａ−５ｉ、Ｎ１−ｘ ： ＩＩ−ａ−３ｉ ： ＩＩ、
ａ−３ｉｘＯＬ−＋＋ ： Ｈ−ａ−Ｓｉ ： Ｈな
どがよい。
ａ−３ｉｘＯＬ−＋＋ ： Ｈ−ａ−Ｓｉ ： Ｈな
どがよい。
ソース電極２、ドレイン電極４としては、ＡＱ。
Ｍｏ、 １１． Ｎｉ、 Ｃｒ、 Ａｕ、 Ａｇを用い
ることができる。
ることができる。
多層薄膜とゲート電極との間の絶縁層６ａ、 ６ｂとし
ては、５４０２＋ ５１３Ｎ４＋ ＳｉＣ，ＴｊＯＺＩ
Ｔｌ１Ｎ４１ Ｔｉｃ等、 があげられる。
ては、５４０２＋ ５１３Ｎ４＋ ＳｉＣ，ＴｊＯＺＩ
Ｔｌ１Ｎ４１ Ｔｉｃ等、 があげられる。
ゲート電極７ａ、 ７ｂとしては、Ａｌｅ Ｍｏ、 ｖ
、 Ｎ１ｐＣｒ、 Ａｕ、 Ａｇを用いることができる
。
、 Ｎ１ｐＣｒ、 Ａｕ、 Ａｇを用いることができる
。
また多層薄膜３とソース電極２及びトレイン電極４との
オーミック性を得るために挿入する中間層として、多層
薄膜３と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。
オーミック性を得るために挿入する中間層として、多層
薄膜３と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。
禁制帯幅の異なる膜を多層に積層したバンドモデルを第
２図に示す。結晶−結晶、アモルファス、 −精品、
アモルファス−アモルファスの組合せは、 ともに材
料固有の伝導型を持ち、それらの伝導型はＰ型、Ｎ型、
ｉ型に分けることができ、伝導型の組合せとして、Ｐ型
−Ｎ型、Ｐ型−１型、Ｎ型−Ｐ型。
２図に示す。結晶−結晶、アモルファス、 −精品、
アモルファス−アモルファスの組合せは、 ともに材
料固有の伝導型を持ち、それらの伝導型はＰ型、Ｎ型、
ｉ型に分けることができ、伝導型の組合せとして、Ｐ型
−Ｎ型、Ｐ型−１型、Ｎ型−Ｐ型。
Ｎ型−ｊ型、ｉ型−１型などがあり、各バンドモデルを
第２図（ａ）〜（ｅ）にそれぞれ示す。この組合せ以外
に、Ｐ型−Ｐ型、Ｎ型−Ｎ型があってもよい。Ｅｔ、、
が禁制帯幅の広い層、Ｅｇ−ｚが禁制帯幅の狭い層。
第２図（ａ）〜（ｅ）にそれぞれ示す。この組合せ以外
に、Ｐ型−Ｐ型、Ｎ型−Ｎ型があってもよい。Ｅｔ、、
が禁制帯幅の広い層、Ｅｇ−ｚが禁制帯幅の狭い層。
ＥＦはフェルミ−レベル、８層膜厚とｂＪｆｉ１膜厚は
同じである。
同じである。
禁制帯幅の異なる膜１層当りの膜厚は１００〜１０００
０人とし、多層薄膜３の全体の膜厚は０．１〜１０μｍ
、好ましくは０．３〜２μ画とする。また多層薄膜とゲ
ート電極の間の絶縁層６ａ 、 ６ｂの°厚さは５００
人〜１μｍまでがよく、好ましくは１０００〜５０００
人がよい。各電極の膜厚は１０００〜５０００人が好ま
しい。
０人とし、多層薄膜３の全体の膜厚は０．１〜１０μｍ
、好ましくは０．３〜２μ画とする。また多層薄膜とゲ
ート電極の間の絶縁層６ａ 、 ６ｂの°厚さは５００
人〜１μｍまでがよく、好ましくは１０００〜５０００
人がよい。各電極の膜厚は１０００〜５０００人が好ま
しい。
また、ソース、ドレイン間のチャネル長は１０００人〜
ＩＯμｍの間がよく、好ましくは５０００ Ａ〜３μｍ
の間がよい。チャネル幅は１〜１００μ何の間がよく、
好ましくは２〜２０μｎｎの間がよい。
ＩＯμｍの間がよく、好ましくは５０００ Ａ〜３μｍ
の間がよい。チャネル幅は１〜１００μ何の間がよく、
好ましくは２〜２０μｎｎの間がよい。
次に、製造方法を含む具体例を示す。基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてａ−５
ｘ ： Ｈ−ａ−５ｘｘＮｚ −ｘ ： Ｈのアモルフ
ァス半導体を用いた。ａ−５ｉ ： Ｈが禁制帯幅の狭
い材料であり、ａ−５ｉ、Ｎ、、 ： Ｈが禁制帯幅の
広い材料である。ａ−３ｉ ： Ｈは格子定数が約４人
、禁制帯幅が１．７ｅＶのＮ型半導体、ａ−３ｉＪ、−
、： ！ｌは格子定数が約４人、禁制帯幅が２．３ｅν
のＮ型半導体で、Ｎ型−Ｎ型の組合せである。まず、第
３図（ａ）に示したように、基板１１にエツチングによ
り孔１１ａを開け、ＳｉＯ□を堆積してブロックＩ５を
形成する。その上に、第３図（ｂ）に示すように多層薄
膜１３をグロー放電分解を用いたプラズマＣＶＤ法によ
り堆積した。この多層薄膜形成方法については後で詳述
する。次に。
ックスガラスを用い、禁制帯幅の異なる膜としてａ−５
ｘ ： Ｈ−ａ−５ｘｘＮｚ −ｘ ： Ｈのアモルフ
ァス半導体を用いた。ａ−５ｉ ： Ｈが禁制帯幅の狭
い材料であり、ａ−５ｉ、Ｎ、、 ： Ｈが禁制帯幅の
広い材料である。ａ−３ｉ ： Ｈは格子定数が約４人
、禁制帯幅が１．７ｅＶのＮ型半導体、ａ−３ｉＪ、−
、： ！ｌは格子定数が約４人、禁制帯幅が２．３ｅν
のＮ型半導体で、Ｎ型−Ｎ型の組合せである。まず、第
３図（ａ）に示したように、基板１１にエツチングによ
り孔１１ａを開け、ＳｉＯ□を堆積してブロックＩ５を
形成する。その上に、第３図（ｂ）に示すように多層薄
膜１３をグロー放電分解を用いたプラズマＣＶＤ法によ
り堆積した。この多層薄膜形成方法については後で詳述
する。次に。
第３図（ｃ）のように、孔１１ａの下部より多層薄膜１
３の端部を２０人程度エツチング除去し、その部分にＡ
ｇを蒸着してソースな極１２を形成する。その後第３図
（ｄ）に示したように、多層薄膜１３の各層が現われて
いる側面に電子ビーム蒸着により５ｉｎ２膜１６を形成
し、その上にＡＮを蒸着してゲート電極１７とする。次
いで、第３図（ｅ）に示したように、上部及びブロック
側面の多層薄膜をエツチング除去し、最後に、第３図（
ｆ）に示すように、残された多層薄膜１３の上部に、基
板面と平行なドレイン電極１４をＡＮの蒸着により形成
し、薄膜トランジスタを得た。
３の端部を２０人程度エツチング除去し、その部分にＡ
ｇを蒸着してソースな極１２を形成する。その後第３図
（ｄ）に示したように、多層薄膜１３の各層が現われて
いる側面に電子ビーム蒸着により５ｉｎ２膜１６を形成
し、その上にＡＮを蒸着してゲート電極１７とする。次
いで、第３図（ｅ）に示したように、上部及びブロック
側面の多層薄膜をエツチング除去し、最後に、第３図（
ｆ）に示すように、残された多層薄膜１３の上部に、基
板面と平行なドレイン電極１４をＡＮの蒸着により形成
し、薄膜トランジスタを得た。
多層簿膜１３の形成方法を第４図に基づいて説明する。
この装置はＡ室１１１とＢ室１１０の２室を備えている
。まず、バルブ１１８．１２１を開けてロータリポンプ
１２２．１２４ニＪ： ッ”ＣＡ室１１１． Ｂ室１１
０＆１０−”Ｔｏｒｒの圧力にし、バルブ１］、８．１
２１を閉じ、次にバルブ１２５．１１９．１２０を開け
てロータリポンプ１２６及び拡散ポンプ１２３によって
Ａ室、Ｂ室を１０− ’ Ｔｏｒｒの圧力にする。その
後、バルブ１１９．１２０を閉じ。
。まず、バルブ１１８．１２１を開けてロータリポンプ
１２２．１２４ニＪ： ッ”ＣＡ室１１１． Ｂ室１１
０＆１０−”Ｔｏｒｒの圧力にし、バルブ１］、８．１
２１を閉じ、次にバルブ１２５．１１９．１２０を開け
てロータリポンプ１２６及び拡散ポンプ１２３によって
Ａ室、Ｂ室を１０− ’ Ｔｏｒｒの圧力にする。その
後、バルブ１１９．１２０を閉じ。
試料１１６をまずＡ室１１１の高周波電極１１２に平行
に対向するようにセットし、バルブ１０６．１０８を開
け、ＳｉＨ４のボンベ１００の元栓１０２及びＮ１１３
のボンベ１０１の元栓１０３を開け、フローメータ１０
４を調節してＳ ｉ Ｈ４の流量を２０ｃｃに保ち、ま
たフローメータ１０５を調節してＮ１１．の流量を１０
０ｃｃに保ち、バルブ１１８を調節してＡ室１１１内の
圧力をｌ Ｔｏｒｒに保ち、高周波電源１１４を２０ν
に調節して高周波電極１１２で放電を起こす。ａ−３ｊ
ｘＮ、−ｘ： Ｈ膜が基板１１６上に１００人堆積後、
高周波電源１１４を切り、バルブ１．０６．１０８を閉
じる。次に、モータ１０９を回転させ、試料をＢ室１１
０へ移動させ、高周波電極１１３に平行に対向させてセ
ットする。バルブ１０７を開けてフローメータ１０４を
２０ｃｃに調節し、バルブ１２１を調節してＢ室１１０
の圧力をＩ Ｔｏｒｒに保ち、高周波電源１１５を投入
し２０ｔｉｌに調節して高周波電極１１３で放電を起こ
す。
に対向するようにセットし、バルブ１０６．１０８を開
け、ＳｉＨ４のボンベ１００の元栓１０２及びＮ１１３
のボンベ１０１の元栓１０３を開け、フローメータ１０
４を調節してＳ ｉ Ｈ４の流量を２０ｃｃに保ち、ま
たフローメータ１０５を調節してＮ１１．の流量を１０
０ｃｃに保ち、バルブ１１８を調節してＡ室１１１内の
圧力をｌ Ｔｏｒｒに保ち、高周波電源１１４を２０ν
に調節して高周波電極１１２で放電を起こす。ａ−３ｊ
ｘＮ、−ｘ： Ｈ膜が基板１１６上に１００人堆積後、
高周波電源１１４を切り、バルブ１．０６．１０８を閉
じる。次に、モータ１０９を回転させ、試料をＢ室１１
０へ移動させ、高周波電極１１３に平行に対向させてセ
ットする。バルブ１０７を開けてフローメータ１０４を
２０ｃｃに調節し、バルブ１２１を調節してＢ室１１０
の圧力をＩ Ｔｏｒｒに保ち、高周波電源１１５を投入
し２０ｔｉｌに調節して高周波電極１１３で放電を起こ
す。
ａ−３ｉ ： Ｈ膜が基板１１６上に１００人堆積後、
高周波電源１１５を切り、バルブ１０７．１２１を閉じ
る。以上の操作をＡ室とＢ室交互に繰り返し、基板上に
ａ−８ｉｗＮ、に： ＩＩ膜とａ−５ｉ ： ＩＩ膜と
を１００人ずつ交互に堆積し、ａ−５ｉ、Ｎ、 −：
Ｈ膜を２１層、ａ−５ｉ ： Ｉｔ膜を２０層、全体の
膜厚として４１００人を堆積した。
高周波電源１１５を切り、バルブ１０７．１２１を閉じ
る。以上の操作をＡ室とＢ室交互に繰り返し、基板上に
ａ−８ｉｗＮ、に： ＩＩ膜とａ−５ｉ ： ＩＩ膜と
を１００人ずつ交互に堆積し、ａ−５ｉ、Ｎ、 −：
Ｈ膜を２１層、ａ−５ｉ ： Ｉｔ膜を２０層、全体の
膜厚として４１００人を堆積した。
上記のようにして得られた薄膜トランジスタの特性を測
定した結果、ゲート電圧２０Ｖ 、 ドレイン電圧１
５Ｖ印加して １、、＝ＩＸ１０”’（Ａ）、 Ｉ、Ｆ、＝２Ｘ１０
−”（Ａ）で、Ｉ ｏ−／ Ｉ ＯＦ＋”； １０５と
、薄膜１−ランジスタとしては十分な特性でかつ高速特
性が得られ、経時変化のない安定なものであった。
定した結果、ゲート電圧２０Ｖ 、 ドレイン電圧１
５Ｖ印加して １、、＝ＩＸ１０”’（Ａ）、 Ｉ、Ｆ、＝２Ｘ１０
−”（Ａ）で、Ｉ ｏ−／ Ｉ ＯＦ＋”； １０５と
、薄膜１−ランジスタとしては十分な特性でかつ高速特
性が得られ、経時変化のない安定なものであった。
（発明の効果）
以上説明したように、本発明によれば、禁制４１１幅の
異なる薄膜層を多層に積層することにより、ヘテロ接合
のキャリア閉じ込め効果が生じ、その結果トラップ確率
が低下し、高速応答が可能になる。また、多層簿膜に印
加された高電界は各層に配分され、１層当りの電界が低
下するので構造変化が起きるのを防止することができる
。また、薄膜の縦方向の伝導を利用しており、薄膜を上
部から徐々にエツチングして薄くすることが容易である
から、数千人のチャネル長を用いることが可能となり、
移動度が低い薄膜においてもキャリアが短時間でソース
・ドレイン間を移動するすることができるため、より高
速動作が可能となる。以上の相乗効果により高速、高安
定な薄膜トランジスタを得ることができる。
異なる薄膜層を多層に積層することにより、ヘテロ接合
のキャリア閉じ込め効果が生じ、その結果トラップ確率
が低下し、高速応答が可能になる。また、多層簿膜に印
加された高電界は各層に配分され、１層当りの電界が低
下するので構造変化が起きるのを防止することができる
。また、薄膜の縦方向の伝導を利用しており、薄膜を上
部から徐々にエツチングして薄くすることが容易である
から、数千人のチャネル長を用いることが可能となり、
移動度が低い薄膜においてもキャリアが短時間でソース
・ドレイン間を移動するすることができるため、より高
速動作が可能となる。以上の相乗効果により高速、高安
定な薄膜トランジスタを得ることができる。
第１図は、本発明の一実施例の薄膜トランジスタの構成
図、第２図（ａ）〜（ｅ）は、多層薄膜の各種伝導型の
組合せにおけるバンドモデルを示す図、第３図は、具体
例の製造方法を示す図、第４図は、具体例の試料作製に
用いた薄膜堆積装置の構成図、第５図（ａ） 、 （ｂ
） 、 （ｃ）は、それぞれ従来の薄膜トランジスタの
構成図である。 １ ・・・基板、 ２・・・ソース電極、 ３ ・・・
多層薄膜、 ４ ・・・ ドレイン電極、 ５，６ａ、
６ｂ・・・絶縁層、７ａ、７ｂ・・・ゲート電極。 第１図 （ａ） （ｂ） （ｃ） 第２図 （ａ）（ｂ） （ｃ） （ｄ）（ｅ） （４毒シＮ′♂） 第３図 （ａ） （ｂ） （ｃ）
（ｄ） （ｅ） （ｆ）ＯＬ Ｏ 第５因 （ａ） （ｂ） （ｃ）
図、第２図（ａ）〜（ｅ）は、多層薄膜の各種伝導型の
組合せにおけるバンドモデルを示す図、第３図は、具体
例の製造方法を示す図、第４図は、具体例の試料作製に
用いた薄膜堆積装置の構成図、第５図（ａ） 、 （ｂ
） 、 （ｃ）は、それぞれ従来の薄膜トランジスタの
構成図である。 １ ・・・基板、 ２・・・ソース電極、 ３ ・・・
多層薄膜、 ４ ・・・ ドレイン電極、 ５，６ａ、
６ｂ・・・絶縁層、７ａ、７ｂ・・・ゲート電極。 第１図 （ａ） （ｂ） （ｃ） 第２図 （ａ）（ｂ） （ｃ） （ｄ）（ｅ） （４毒シＮ′♂） 第３図 （ａ） （ｂ） （ｃ）
（ｄ） （ｅ） （ｆ）ＯＬ Ｏ 第５因 （ａ） （ｂ） （ｃ）
Claims (3)
- （１）基体上に、ソース電極とドレイン電極のいずれか
一方を設け、その上に、前記基体の面に対して積層面が
略垂直になるように、禁制帯幅の異なる少なくとも２種
類以上の薄膜を同種の薄膜が互いに隣合わないようにし
て少なくとも３層以上の多層に積層し、その上部に、前
記基体の面に対して略平行になるように、ソース電極と
ドレイン電極のいずれか他方を設け、前記多層薄膜の各
層が現われている側面に、絶縁層を介してゲート電極を
設けてなることを特徴とする薄膜トランジスタ。 - （２）前記多層薄膜の少なくとも１種が、水素原子、重
水素原子、ハロゲン原子の少なくとも１種を含むアモル
ファスシリコンであることを特徴とする特許請求の範囲
第（１）項記載の薄膜トランジスタ。 - （３）前記多層薄膜とソース電極間、多層薄膜とドレイ
ン電極間に、前記多層薄膜及び電極材とオーミック特性
を示す中間層を設けることを特徴とする特許請求の範囲
第（１）項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172282A JPH0691259B2 (ja) | 1985-08-07 | 1985-08-07 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172282A JPH0691259B2 (ja) | 1985-08-07 | 1985-08-07 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6233464A true JPS6233464A (ja) | 1987-02-13 |
| JPH0691259B2 JPH0691259B2 (ja) | 1994-11-14 |
Family
ID=15939030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172282A Expired - Fee Related JPH0691259B2 (ja) | 1985-08-07 | 1985-08-07 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691259B2 (ja) |
-
1985
- 1985-08-07 JP JP60172282A patent/JPH0691259B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691259B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |