JPS6233483A - 超電導集積回路 - Google Patents
超電導集積回路Info
- Publication number
- JPS6233483A JPS6233483A JP60172518A JP17251885A JPS6233483A JP S6233483 A JPS6233483 A JP S6233483A JP 60172518 A JP60172518 A JP 60172518A JP 17251885 A JP17251885 A JP 17251885A JP S6233483 A JPS6233483 A JP S6233483A
- Authority
- JP
- Japan
- Prior art keywords
- base electrode
- electrode
- insulating film
- plasma etching
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000463 material Substances 0.000 claims abstract description 6
- 239000011229 interlayer Substances 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は超電導集積回路に係り、特に′ｐｌ細パターン
による高集積ＬＳＩに好適なインピーダンス配線構造を
有する超電導集積回路に関する。
による高集積ＬＳＩに好適なインピーダンス配線構造を
有する超電導集積回路に関する。
従来の超電導４ＪＡｖＬ回路は主にリフトオフ法で形成
されている。このため、第１図に示すように基板１の上
に、グランドプレーン２，１２、グランドプレーン絶縁
膜３、ベース電極４、接合用層間絶縁膜５，１５、カウ
ンター電極７、層間絶縁膜８、コントロール電極９，１
９を積み重ねる際に段差部での絶縁膜の段切れ防止を目
的として上層の膜はど厚くする構造としている。このた
め、伝送線路の下の絶縁膜は、電極同士が短絡しない程
度の厚さにする必要があった。一方、動作速度の向上を
目指して回路は微細化して行く傾向にある。
されている。このため、第１図に示すように基板１の上
に、グランドプレーン２，１２、グランドプレーン絶縁
膜３、ベース電極４、接合用層間絶縁膜５，１５、カウ
ンター電極７、層間絶縁膜８、コントロール電極９，１
９を積み重ねる際に段差部での絶縁膜の段切れ防止を目
的として上層の膜はど厚くする構造としている。このた
め、伝送線路の下の絶縁膜は、電極同士が短絡しない程
度の厚さにする必要があった。一方、動作速度の向上を
目指して回路は微細化して行く傾向にある。
現状のままで、超電導集積回路の配線を微細化して行く
とインダクタンスや特性インピーダンスが増加し、動作
速度の減少や特性インピーダンスの不整合などが起る。
とインダクタンスや特性インピーダンスが増加し、動作
速度の減少や特性インピーダンスの不整合などが起る。
このインダクタンス及び特性インピーダンスを減少させ
る方法としでは、特開昭５８−１４５１７３号公報に記
載のように層間絶ａ膜の板厚を薄くシ、それにともなっ
て生ずるエツジ部での電極の露出部分を第２図に示すよ
うにプラズマ酸化により絶縁物６１，７１，８１゜９１
．１０１で覆う方法があった。しかしこの方法では、一
部の電極しか適用できず、また、プラズマ酸化による絶
縁膜の膜厚はあまり厚くできないため絶縁破壊現象を起
しやすいという問題があった。また、伝送線路として見
ると、局所的に大きな浮遊容量が存在し、信号の分散が
太き（なるという問題を有するが、これに対しては考慮
されていなかった。
る方法としでは、特開昭５８−１４５１７３号公報に記
載のように層間絶ａ膜の板厚を薄くシ、それにともなっ
て生ずるエツジ部での電極の露出部分を第２図に示すよ
うにプラズマ酸化により絶縁物６１，７１，８１゜９１
．１０１で覆う方法があった。しかしこの方法では、一
部の電極しか適用できず、また、プラズマ酸化による絶
縁膜の膜厚はあまり厚くできないため絶縁破壊現象を起
しやすいという問題があった。また、伝送線路として見
ると、局所的に大きな浮遊容量が存在し、信号の分散が
太き（なるという問題を有するが、これに対しては考慮
されていなかった。
本発明は、上記問題点を解決するためになされたもので
その目的とするところは、論理回路や記憶回路の高速化
を可能とする低インピーダンス及び低インダクタンスの
微細パターン構造を有する超電導集積回路を提供するこ
とにある。
その目的とするところは、論理回路や記憶回路の高速化
を可能とする低インピーダンス及び低インダクタンスの
微細パターン構造を有する超電導集積回路を提供するこ
とにある。
従来のプロセスのままでは絶縁膜を薄くすると第３図に
示すように絶縁［３，１３が電極２の縁端部の段差で断
切れを起こしてしまい、電極露出部６１ができる。この
上に別の電極を付けると電極同士が短絡してしまう。そ
こで本発明では、超電導電極としてＮｂ系の材料を用い
、これをプラズマエツチング等の物理的エツチングによ
り加工し、前記目的を達成しようとするものである。電
極としてＮｂ系の材料を用い、電極パターンの微細加工
にプラズマエツチングなどの物理的エツチングを用いる
と、電極の縁端部にテーパが付く。
示すように絶縁［３，１３が電極２の縁端部の段差で断
切れを起こしてしまい、電極露出部６１ができる。この
上に別の電極を付けると電極同士が短絡してしまう。そ
こで本発明では、超電導電極としてＮｂ系の材料を用い
、これをプラズマエツチング等の物理的エツチングによ
り加工し、前記目的を達成しようとするものである。電
極としてＮｂ系の材料を用い、電極パターンの微細加工
にプラズマエツチングなどの物理的エツチングを用いる
と、電極の縁端部にテーパが付く。
即ち、第４図に示すようにこのテーパがあるため、電極
の上に薄い絶縁膜を形成しても、カバーレッジが良く、
断切れなどを起さない。従って、居間絶縁膜を薄くする
ことができるのでインダクタンス及び特性インピーダン
スを低減することが可能となる。
の上に薄い絶縁膜を形成しても、カバーレッジが良く、
断切れなどを起さない。従って、居間絶縁膜を薄くする
ことができるのでインダクタンス及び特性インピーダン
スを低減することが可能となる。
物理的なエツチングとしてはＣＦ４を用いたプラズマエ
ツチングやＡｒを用いたスパッタエツチング等を用いる
。
ツチングやＡｒを用いたスパッタエツチング等を用いる
。
以下、本発明の一実施例を第５図により説明する。基板
１の上に超電導グランドプレーン１１２を形成する。グ
ランドプレーン１０２，１１２には開口部もあり、この
間゛口部はプラズマエツチング等の等方性エツチングに
より形成されるため、縁端部（エツジ）にテーパが付い
ている。本実施例ではＣＦ４と０２の混合ガスを用いた
プラズマエツチング（ガス圧カニ ２００ｍＴｏｒｒ、
ＲＦ出カニ１００Ｗの条件で行った。）によってエッチ
にテーパが付くようにした。このため、グランドプレー
ン１０２，１１２の上の層間絶縁膜１０３は薄くでき、
その上にベース電極１０４を形成してもベース電極１０
４で購成する伝送線路の特性インピーダンスを下げる事
ができ、配線の微細化に適する。また、ベース電極１０
４を形成する際もベース電１１０４のインダクタンスが
小さくなり、回路の寄生インダクタンスの減少による動
作速度の改善が期待できる。さらに、同様のインダクタ
ンス低減効果はＮｂ系カウンター電極１０７やコントロ
ール電極１０９にも期待できる。
１の上に超電導グランドプレーン１１２を形成する。グ
ランドプレーン１０２，１１２には開口部もあり、この
間゛口部はプラズマエツチング等の等方性エツチングに
より形成されるため、縁端部（エツジ）にテーパが付い
ている。本実施例ではＣＦ４と０２の混合ガスを用いた
プラズマエツチング（ガス圧カニ ２００ｍＴｏｒｒ、
ＲＦ出カニ１００Ｗの条件で行った。）によってエッチ
にテーパが付くようにした。このため、グランドプレー
ン１０２，１１２の上の層間絶縁膜１０３は薄くでき、
その上にベース電極１０４を形成してもベース電極１０
４で購成する伝送線路の特性インピーダンスを下げる事
ができ、配線の微細化に適する。また、ベース電極１０
４を形成する際もベース電１１０４のインダクタンスが
小さくなり、回路の寄生インダクタンスの減少による動
作速度の改善が期待できる。さらに、同様のインダクタ
ンス低減効果はＮｂ系カウンター電極１０７やコントロ
ール電極１０９にも期待できる。
第６図の実施例では、グランドプレーン１１２の上にベ
ース電極１０４、接合障壁ＷＪ６．カウンター電極１０
７を形成した後、エツジにテーパが付くようなプラズマ
エツチング等の微細加工法によりベース電極まで一度に
加工する。その後、層間絶縁膜１０５，１１５，１２５
を形成し、コントロール電極１０９，１１９により回路
を碍成している。この実施例においても、電極のエツジ
にテーパが付いているため、居間絶縁膜１０５゜１１５
．１２５の膜厚を薄くすることができ、インダクタンス
や特性インピーダンスを小さくできる。これにより回路
動作の高速化を実現できる。
ース電極１０４、接合障壁ＷＪ６．カウンター電極１０
７を形成した後、エツジにテーパが付くようなプラズマ
エツチング等の微細加工法によりベース電極まで一度に
加工する。その後、層間絶縁膜１０５，１１５，１２５
を形成し、コントロール電極１０９，１１９により回路
を碍成している。この実施例においても、電極のエツジ
にテーパが付いているため、居間絶縁膜１０５゜１１５
．１２５の膜厚を薄くすることができ、インダクタンス
や特性インピーダンスを小さくできる。これにより回路
動作の高速化を実現できる。
また、配線の段差蹴えの部分に局所的に大きな容量が存
在しないため、信号の分散が小さく、超高速の信号も伝
送することができる。以上の２つの実施例とも超電導電
極はＮｂ若しくはＮｂ系の材料、または物理的エツチン
グが可能なハードな材料で形成することにより実現でき
る。
在しないため、信号の分散が小さく、超高速の信号も伝
送することができる。以上の２つの実施例とも超電導電
極はＮｂ若しくはＮｂ系の材料、または物理的エツチン
グが可能なハードな材料で形成することにより実現でき
る。
本発明によれば、同じ特性インピーダンスを実現するの
に、より微細な配線を使用できるため。
に、より微細な配線を使用できるため。
超電導回路をより高密度に集積化でき、寄生インダクタ
ンスの低減による高速化および素子間隔の短縮による高
速化の効果がある。また、負荷インダクタンスの低減に
よる回路の高マージン化にも効果があり、さらに、伝送
線路のも匙磁界が低減することによる低ノイズ化にも効
果がある。以上のように、本発明は超電導集積回路の高
集積化に絶大な効果がある。
ンスの低減による高速化および素子間隔の短縮による高
速化の効果がある。また、負荷インダクタンスの低減に
よる回路の高マージン化にも効果があり、さらに、伝送
線路のも匙磁界が低減することによる低ノイズ化にも効
果がある。以上のように、本発明は超電導集積回路の高
集積化に絶大な効果がある。
第１図は従来の超電導集積回路の構造の一例を示す断面
図、第２図は従来の超電導集積回路の層間絶縁膜を深く
した超電導集積回路の構造を示す断面図、第３図、第４
図は超ｉ！！ ４集積回路の電極の断差部を拡大した断
面図、第５図、第６図は本発明の一実施例である超電導
集積回路の断面図である。 ｌ・・・基板、２，１２，１０２．１１２・・・グラン
ドプレーン、３，１３，２３，３３，１０３・・・グラ
ンドプレーン絶縁膜、４，１０４・・・ベース電極。 ５．１５，１０５・・・接合用層間絶縁膜、６・・・接
合障壁層、７．］０７・・・カウンター電極、８．１８
，２８，３８，４８，５８，１０８・・・層間絶縁膜、
９，１９，１０９，１１９・・・コントロール電極、６
１，７１，８１，９１，１０１・・電極露出部を覆う絶
縁膜。
図、第２図は従来の超電導集積回路の層間絶縁膜を深く
した超電導集積回路の構造を示す断面図、第３図、第４
図は超ｉ！！ ４集積回路の電極の断差部を拡大した断
面図、第５図、第６図は本発明の一実施例である超電導
集積回路の断面図である。 ｌ・・・基板、２，１２，１０２．１１２・・・グラン
ドプレーン、３，１３，２３，３３，１０３・・・グラ
ンドプレーン絶縁膜、４，１０４・・・ベース電極。 ５．１５，１０５・・・接合用層間絶縁膜、６・・・接
合障壁層、７．］０７・・・カウンター電極、８．１８
，２８，３８，４８，５８，１０８・・・層間絶縁膜、
９，１９，１０９，１１９・・・コントロール電極、６
１，７１，８１，９１，１０１・・電極露出部を覆う絶
縁膜。
Claims (1)
- １、Ｎｂ系の材料からなる複数の超電導電極の縁端部を
物理的エッチングによりテーパ状に形成するとともに、
超電導電極間に形成する層間絶縁膜の膜厚を前記超電導
電極の膜厚よりも薄くしたことを特徴とする超電導集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172518A JPS6233483A (ja) | 1985-08-07 | 1985-08-07 | 超電導集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172518A JPS6233483A (ja) | 1985-08-07 | 1985-08-07 | 超電導集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233483A true JPS6233483A (ja) | 1987-02-13 |
Family
ID=15943437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172518A Pending JPS6233483A (ja) | 1985-08-07 | 1985-08-07 | 超電導集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152775A (ja) * | 1987-12-10 | 1989-06-15 | Agency Of Ind Science & Technol | ジョセフソン接合素子のパターン形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797649A (en) * | 1980-12-11 | 1982-06-17 | Nec Corp | Manufacture of semiconductor device |
| JPS59148347A (ja) * | 1983-02-14 | 1984-08-25 | Seiko Instr & Electronics Ltd | 半導体装置の配線金属の形成方法 |
| JPS59181075A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | ジヨセフソン集積回路装置の製造方法 |
-
1985
- 1985-08-07 JP JP60172518A patent/JPS6233483A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797649A (en) * | 1980-12-11 | 1982-06-17 | Nec Corp | Manufacture of semiconductor device |
| JPS59148347A (ja) * | 1983-02-14 | 1984-08-25 | Seiko Instr & Electronics Ltd | 半導体装置の配線金属の形成方法 |
| JPS59181075A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | ジヨセフソン集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152775A (ja) * | 1987-12-10 | 1989-06-15 | Agency Of Ind Science & Technol | ジョセフソン接合素子のパターン形成方法 |
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