JPS6233673B2 - - Google Patents
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- JPS6233673B2 JPS6233673B2 JP55013307A JP1330780A JPS6233673B2 JP S6233673 B2 JPS6233673 B2 JP S6233673B2 JP 55013307 A JP55013307 A JP 55013307A JP 1330780 A JP1330780 A JP 1330780A JP S6233673 B2 JPS6233673 B2 JP S6233673B2
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- JP
- Japan
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- mos transistor
- level
- control signal
- gate
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- 238000007599 discharging Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000012423 maintenance Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、充電されて浮遊状態に保たれるこ
とのあるノードのレベルを維持する手段を備えた
MOS集積回路装置に関する。
とのあるノードのレベルを維持する手段を備えた
MOS集積回路装置に関する。
MOSトランジスタはリーク電流が少なく電界
駆動できるため、MOS集積回路中でノードを浮
遊状態にして用いることがよくある。この場合短
時間であれば、その浮遊ノードは所定のレベルを
維持することができる。しかし、例えばMOSダ
イナミツクRAMのオンリーリフレツシユ動
作時やポーズ動作時には、クロツク源の出力ノー
ドが割合長時間、浮遊状態となり、こうした場合
にはその出力ノードのレベルを所定値に維持する
ことができなくなる。
駆動できるため、MOS集積回路中でノードを浮
遊状態にして用いることがよくある。この場合短
時間であれば、その浮遊ノードは所定のレベルを
維持することができる。しかし、例えばMOSダ
イナミツクRAMのオンリーリフレツシユ動
作時やポーズ動作時には、クロツク源の出力ノー
ドが割合長時間、浮遊状態となり、こうした場合
にはその出力ノードのレベルを所定値に維持する
ことができなくなる。
この問題を解決するために、従来より、米国特
許第3986044号に開示された第１図に示す信号レ
ベル維持回路がよく用いられている。図におい
て、１は負荷MOSトランジスタ、２はスイツチ
MOSトランジスタであつて、それぞれゲートに
第１、第２の制御信号φ１，φ２が印加され、こ
れにより第１ノードN1を充放電するようになつ
ている。３は第１ノードN1のレベル維持用MOS
トランジスタであつてそのゲートは第２ノード
N2に接続されている。第２ノードN2は、ドレイ
ンとゲートを共通に電源ＶDDに接続した充電用
MOSトランジスタ４により充電され、またキヤ
パシタ５を介して付勢信号φ３により付勢される
ようになつている。トランジスタはいまの場合、
全てｎチヤネルとする。この回路によれば、第１
ノードN1が高レベル（“１”）に充電されて浮遊
状態に保たれたとき、そのレベルが次のようにし
て維持される。即ち第２ノードN2は充電用MOS
トランジスタ４により、ほゞＶDD−ＶTH（ＶTHは
MOSトランジスタ４のしきい値電圧）に常時充
電されている。これに付勢信号φ３が繰返し印加
されることによつて、第２ノードN2は付勢信号
φ３が入る毎にＶDDより高い電圧にまで昇圧され
る。こうして付勢信号φ３により充電用MOSト
ランジスタ３が繰返し３極管動作領域で駆動さ
れ、そのたびに第１ノードN1はほゞＶDDに充電
される結果、“１”レベルが維持されることにな
る。
許第3986044号に開示された第１図に示す信号レ
ベル維持回路がよく用いられている。図におい
て、１は負荷MOSトランジスタ、２はスイツチ
MOSトランジスタであつて、それぞれゲートに
第１、第２の制御信号φ１，φ２が印加され、こ
れにより第１ノードN1を充放電するようになつ
ている。３は第１ノードN1のレベル維持用MOS
トランジスタであつてそのゲートは第２ノード
N2に接続されている。第２ノードN2は、ドレイ
ンとゲートを共通に電源ＶDDに接続した充電用
MOSトランジスタ４により充電され、またキヤ
パシタ５を介して付勢信号φ３により付勢される
ようになつている。トランジスタはいまの場合、
全てｎチヤネルとする。この回路によれば、第１
ノードN1が高レベル（“１”）に充電されて浮遊
状態に保たれたとき、そのレベルが次のようにし
て維持される。即ち第２ノードN2は充電用MOS
トランジスタ４により、ほゞＶDD−ＶTH（ＶTHは
MOSトランジスタ４のしきい値電圧）に常時充
電されている。これに付勢信号φ３が繰返し印加
されることによつて、第２ノードN2は付勢信号
φ３が入る毎にＶDDより高い電圧にまで昇圧され
る。こうして付勢信号φ３により充電用MOSト
ランジスタ３が繰返し３極管動作領域で駆動さ
れ、そのたびに第１ノードN1はほゞＶDDに充電
される結果、“１”レベルが維持されることにな
る。
しかしながら、この回路には大きな難点があ
る。いま、第２の制御信号φ２が“１”になると
スイツチMOSトランジスタ２がオンし、第１ノ
ードN1は放電されて接地電位Ｖssになる。このと
き、第２ノードN2が前述のようにＶDD―ＶTHに
充電されているために充電用MOSトランジスタ
３がオン状態となる。この結果、ＶDD→MOSト
ランジスタ３→MOSトランジスタ２→Ｖssという
定常的な直流電流路が形成される。このような状
態は、MOSダイナミツクRAMではスタンドバイ
状態にあるときに多く、これによりRAMの消費
電力は大きいものとなり、RAMの性能に深刻な
影響を与える。
る。いま、第２の制御信号φ２が“１”になると
スイツチMOSトランジスタ２がオンし、第１ノ
ードN1は放電されて接地電位Ｖssになる。このと
き、第２ノードN2が前述のようにＶDD―ＶTHに
充電されているために充電用MOSトランジスタ
３がオン状態となる。この結果、ＶDD→MOSト
ランジスタ３→MOSトランジスタ２→Ｖssという
定常的な直流電流路が形成される。このような状
態は、MOSダイナミツクRAMではスタンドバイ
状態にあるときに多く、これによりRAMの消費
電力は大きいものとなり、RAMの性能に深刻な
影響を与える。
この発明は上記の点に鑑み、直流電流路が形成
されないようにして低消費電力化を図つたレベル
維持回路を備えたMOS集積回路装置を提供する
ものである。
されないようにして低消費電力化を図つたレベル
維持回路を備えたMOS集積回路装置を提供する
ものである。
この発明においては、浮遊状態となるノードの
レベル維持用MOSトランジスタを、そのノード
が接地電位とされるときにいかなる直流電流路も
形成することなくオフ状態にするようにレベル維
持回路を構成する。この発明の一実施例の等価回
路を第２図に示す。第１ノードN1に負荷MOSト
ランジスタ１１とスイツチMOSトランジスタ１
２が接続され、第１、第２の制御信号φ１，φ２
により第１ノードN1を充放電するようになつて
おり、この第１ノードN1と電源ＶDDとの間に第
１ノードN1のレベル維持用MOSトランジスタ１
３を設けている点は従来と変らない。レベル維持
用MOSトランジスタ１３のゲートは第２ノード
N2に接続されている。そしてこの第２ノードN2
は、ドレインとゲートを共通に前記第１ノード
N1に接続した充電用MOSトランジスタ１４によ
り第１ノードN1を通して充電され、またキヤパ
シタ１５を介して付勢信号φ３により付勢される
ようになつている。第２ノードN2と接地電位Ｖss
との間には第２ノードN2の放電用MOSトランジ
スタ１６が設けられ、そのゲートに第２の制御信
号φ２と同相の第３の制御信号φ４が印加される
ようになつている。
レベル維持用MOSトランジスタを、そのノード
が接地電位とされるときにいかなる直流電流路も
形成することなくオフ状態にするようにレベル維
持回路を構成する。この発明の一実施例の等価回
路を第２図に示す。第１ノードN1に負荷MOSト
ランジスタ１１とスイツチMOSトランジスタ１
２が接続され、第１、第２の制御信号φ１，φ２
により第１ノードN1を充放電するようになつて
おり、この第１ノードN1と電源ＶDDとの間に第
１ノードN1のレベル維持用MOSトランジスタ１
３を設けている点は従来と変らない。レベル維持
用MOSトランジスタ１３のゲートは第２ノード
N2に接続されている。そしてこの第２ノードN2
は、ドレインとゲートを共通に前記第１ノード
N1に接続した充電用MOSトランジスタ１４によ
り第１ノードN1を通して充電され、またキヤパ
シタ１５を介して付勢信号φ３により付勢される
ようになつている。第２ノードN2と接地電位Ｖss
との間には第２ノードN2の放電用MOSトランジ
スタ１６が設けられ、そのゲートに第２の制御信
号φ２と同相の第３の制御信号φ４が印加される
ようになつている。
この回路の動作を第３図のタイミングチヤート
を用いて次に説明する。MOSトランジスタは全
てｎチヤネルとする。第１の制御信号φ１が
“１”となつて負荷MOSトランジスタ１１を介し
て第１ノードN1が充電され、その後、所定期間
Ｔだけ第１ノードN1が浮遊状態に維持されるも
のとする。この期間Ｔは例えばMOSダイナミツ
クRAMでは、前述のようにオンリーリフレ
ツシユの期間である。この第１ノードN1が充電
されるとき、同時に充電用MOSトランジスタ１
４を介して第２ノードN2も充電される。第２ノ
ードN2の充電レベルは第１ノードN1のそれより
MOSトランジスタ１４のしきい値電圧ＶTHだけ
低い値である。第２ノードN2の充電が完了する
と充電用MOSトランジスタ１４は自動的にオフ
になり、その後何らかの原因で第１ノードN1の
電位が下がつても第２ノードN2のレベルが下が
ることはない。第１ノードN1が充電されて浮遊
状態に保たれる期間Ｔの間、付勢信号φ３が所定
の繰返し周期で印加される。これにより、第２ノ
ードN2は付勢信号φ３が“１”になる度に電源
ＶDDより高い電圧まで押上げられ、レベル維持用
MOSトランジスタ１３が３極管動作領域で駆動
される結果、第１ノードN1はこのレベル維持用
MOSトランジスタ１３を介して電源ＶDDのレベ
ルに維持される。
を用いて次に説明する。MOSトランジスタは全
てｎチヤネルとする。第１の制御信号φ１が
“１”となつて負荷MOSトランジスタ１１を介し
て第１ノードN1が充電され、その後、所定期間
Ｔだけ第１ノードN1が浮遊状態に維持されるも
のとする。この期間Ｔは例えばMOSダイナミツ
クRAMでは、前述のようにオンリーリフレ
ツシユの期間である。この第１ノードN1が充電
されるとき、同時に充電用MOSトランジスタ１
４を介して第２ノードN2も充電される。第２ノ
ードN2の充電レベルは第１ノードN1のそれより
MOSトランジスタ１４のしきい値電圧ＶTHだけ
低い値である。第２ノードN2の充電が完了する
と充電用MOSトランジスタ１４は自動的にオフ
になり、その後何らかの原因で第１ノードN1の
電位が下がつても第２ノードN2のレベルが下が
ることはない。第１ノードN1が充電されて浮遊
状態に保たれる期間Ｔの間、付勢信号φ３が所定
の繰返し周期で印加される。これにより、第２ノ
ードN2は付勢信号φ３が“１”になる度に電源
ＶDDより高い電圧まで押上げられ、レベル維持用
MOSトランジスタ１３が３極管動作領域で駆動
される結果、第１ノードN1はこのレベル維持用
MOSトランジスタ１３を介して電源ＶDDのレベ
ルに維持される。
次に期間Ｔが経過して第２の制御信号φ２が
“１”になると、スイツチMOSトランジスタ１２
がオンして第１ノードN1は放電されて接地電位
Ｖssになる。このとき、第２の制御信号φ２に同
期した第３の制御信号φ４によつて放電用MOS
トランジスタ１６もオンになり、第２ノードN2
も放電されて接地電位Ｖssになる。このため、レ
ベル維持用MOSトランジスタ１３はオフ状態と
なる。こうして、第１ノードN1が接地電位Ｖssに
保たれる期間にもいかなる直流電流路も形成され
ない。
“１”になると、スイツチMOSトランジスタ１２
がオンして第１ノードN1は放電されて接地電位
Ｖssになる。このとき、第２の制御信号φ２に同
期した第３の制御信号φ４によつて放電用MOS
トランジスタ１６もオンになり、第２ノードN2
も放電されて接地電位Ｖssになる。このため、レ
ベル維持用MOSトランジスタ１３はオフ状態と
なる。こうして、第１ノードN1が接地電位Ｖssに
保たれる期間にもいかなる直流電流路も形成され
ない。
第１図の回路においても、第２ノードN2と接
地電位Ｖssとの間に第２図と同様に放電用MOSト
ランジスタを設ければ、第１ノードN1を放電し
たときレベル維持用MOSトランジスタ３をオフ
状態とすることが可能である。しかしこのように
単に第１図の回路に放電用MOSトランジスタを
設けるだけでは、充電用MOSトランジスタ４か
らこの放電用MOSトランジスタを通る直流電流
路が形成されてしまう。第２図の実施例では、充
電用MOSトランジスタのドレインとゲートを電
源ＶDDでなく第１ノードN1に接続することによ
つて、これを回避しているのである。
地電位Ｖssとの間に第２図と同様に放電用MOSト
ランジスタを設ければ、第１ノードN1を放電し
たときレベル維持用MOSトランジスタ３をオフ
状態とすることが可能である。しかしこのように
単に第１図の回路に放電用MOSトランジスタを
設けるだけでは、充電用MOSトランジスタ４か
らこの放電用MOSトランジスタを通る直流電流
路が形成されてしまう。第２図の実施例では、充
電用MOSトランジスタのドレインとゲートを電
源ＶDDでなく第１ノードN1に接続することによ
つて、これを回避しているのである。
こうしてこの実施例によれば、充電されて浮遊
状態に保たれる第１ノードN1のレベルを十分高
レベルに維持することができるのみならず、第１
ノードN1が接地電位になつたときに直流電流路
が形成されないようにして、レベル維持回路の消
費電力を低減することができる。特にこのような
レベル維持回路をMOSダイナミツクRAMのクロ
ツク源に組込むことにより、MOSダイナミツク
RAMの低消費電力化と高性能化にとつて大きな
効果が期待される。
状態に保たれる第１ノードN1のレベルを十分高
レベルに維持することができるのみならず、第１
ノードN1が接地電位になつたときに直流電流路
が形成されないようにして、レベル維持回路の消
費電力を低減することができる。特にこのような
レベル維持回路をMOSダイナミツクRAMのクロ
ツク源に組込むことにより、MOSダイナミツク
RAMの低消費電力化と高性能化にとつて大きな
効果が期待される。
この発明の別の実施例の等価回路を第４図〜第
６図に示す。これらの図で第２図と対応する部分
には第２図と同一符号を付してある。
６図に示す。これらの図で第２図と対応する部分
には第２図と同一符号を付してある。
第４図は、放電用MOSトランジスタ１６のソ
ースを接地電位Ｖssでなく第１ノードN1に接続し
た例である。この実施例によれば、先の実施例に
比べて第２ノードN2のレベル保持に対する信頼
度が向上する。即ち、第２ノードN2が付勢され
た状態にあるとき第３の制御信号φ４は“０”、
つまり接地電位Ｖssにあるが、何らかのノイズに
より放電用MOSトランジスタ１６のゲート電位
がＶTH以上になると、第２図の回路では放電用
MOSトランジスタ１６がオンとなり、第２ノー
ドN2が放電されてしまう。第４図の回路構成で
は、放電用MOSトランジスタ１６はソースが第
１ノードN1のレベルに充電されているから、そ
のゲートがノイズにより少々上がつてもピンチオ
フ状態に保たれ、従つて第２ノードN2が放電さ
れることはなくなる。
ースを接地電位Ｖssでなく第１ノードN1に接続し
た例である。この実施例によれば、先の実施例に
比べて第２ノードN2のレベル保持に対する信頼
度が向上する。即ち、第２ノードN2が付勢され
た状態にあるとき第３の制御信号φ４は“０”、
つまり接地電位Ｖssにあるが、何らかのノイズに
より放電用MOSトランジスタ１６のゲート電位
がＶTH以上になると、第２図の回路では放電用
MOSトランジスタ１６がオンとなり、第２ノー
ドN2が放電されてしまう。第４図の回路構成で
は、放電用MOSトランジスタ１６はソースが第
１ノードN1のレベルに充電されているから、そ
のゲートがノイズにより少々上がつてもピンチオ
フ状態に保たれ、従つて第２ノードN2が放電さ
れることはなくなる。
第５図は、放電用MOSトランジスタ１６のゲ
ートに第３の制御信号φ４を印加する代りに、ス
イツチMOSトランジスタ１２のゲートに印加す
る第２の制御信号φ２をそのまま用いたものであ
る。これにより、制御信号を一つ節約することが
でき、それだけ回路システムを簡単にすることが
できるという利点が得られる。
ートに第３の制御信号φ４を印加する代りに、ス
イツチMOSトランジスタ１２のゲートに印加す
る第２の制御信号φ２をそのまま用いたものであ
る。これにより、制御信号を一つ節約することが
でき、それだけ回路システムを簡単にすることが
できるという利点が得られる。
第６図は、第４図と第５図で説明した変形を同
時に第３図の回路に与えたものである。この実施
例によつて、より簡単な回路システムでより信頼
性のある信号レベル維持が可能となる。
時に第３図の回路に与えたものである。この実施
例によつて、より簡単な回路システムでより信頼
性のある信号レベル維持が可能となる。
以上述べたようにこの発明によれば、直流電流
路が形成されないようにして低消費電力化を図つ
たレベル維持回路を有する、MOSダイナミツク
RAM等に適用して有用なMOS集積回路装置を提
供することができる。
路が形成されないようにして低消費電力化を図つ
たレベル維持回路を有する、MOSダイナミツク
RAM等に適用して有用なMOS集積回路装置を提
供することができる。
第１図は従来のMOS集積回路におけるレベル
維持回路を示す図、第２図はこの発明の一実施例
のレベル維持回路を示す図、第３図はその動作を
説明するためのタイミングチヤート、第４図〜第
６図はこの発明の他の実施例のレベル維持回路を
示す図である。 １１……負荷MOSトランジスタ、１２……ス
イツチMOSトランジスタ、１３……レベル維持
用MOSトランジスタ、１４……充電用MOSトラ
ンジスタ、１５……キヤパシタ、１６……放電用
MOSトランジスタ、N1……第１ノード、N2……
第２ノード、ＶDD……電源、Ｖss……接地電位、
φ１……第１の制御信号、φ２……第２の制御信
号、φ３……付勢信号、φ４……第３の制御信
号。
維持回路を示す図、第２図はこの発明の一実施例
のレベル維持回路を示す図、第３図はその動作を
説明するためのタイミングチヤート、第４図〜第
６図はこの発明の他の実施例のレベル維持回路を
示す図である。 １１……負荷MOSトランジスタ、１２……ス
イツチMOSトランジスタ、１３……レベル維持
用MOSトランジスタ、１４……充電用MOSトラ
ンジスタ、１５……キヤパシタ、１６……放電用
MOSトランジスタ、N1……第１ノード、N2……
第２ノード、ＶDD……電源、Ｖss……接地電位、
φ１……第１の制御信号、φ２……第２の制御信
号、φ３……付勢信号、φ４……第３の制御信
号。
Claims (1)
- １ 第１ノードと電源との間に設けられゲートに
第１の制御信号が印加される負荷MOSトランジ
スタと、前記第１ノードと接地電位との間に設け
られゲートに第２の制御信号が印加されるスイツ
チMOSトランジスタと、前記第１ノードと電源
との間に設けられゲートが第２ノードに接続され
た前記第１ノードのレベル維持用MOSトランジ
スタと、前記第２ノードに一端が接続され他端に
付勢信号が印加されるキヤパシタと、前記第１ノ
ードにドレインとゲートが共通に接続され前記第
２ノードにソースが接続された前記第２ノードの
充電用MOSトランジスタと、前記第２ノードと
接地電位または第１ノードとの間に設けられゲー
トに前記第２の制御信号またはこれと同相の第３
の制御信号が印加される前記第２ノードの放電用
MOSトランジスタとを備え、前記第１ノードが
充電された状態で浮遊状態となつた時にこの第１
ノードのレベルを維持することを特徴とする
MOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330780A JPS56111183A (en) | 1980-02-06 | 1980-02-06 | Mos integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330780A JPS56111183A (en) | 1980-02-06 | 1980-02-06 | Mos integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111183A JPS56111183A (en) | 1981-09-02 |
| JPS6233673B2 true JPS6233673B2 (ja) | 1987-07-22 |
Family
ID=11829515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330780A Granted JPS56111183A (en) | 1980-02-06 | 1980-02-06 | Mos integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56111183A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1120373A (zh) * | 1993-03-17 | 1996-04-10 | 蔡卡得公司 | 基于随机存储存贮器(ram)的可配置阵列 |
-
1980
- 1980-02-06 JP JP1330780A patent/JPS56111183A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111183A (en) | 1981-09-02 |
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