JPH06124591A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 記憶回路を内蔵する半導体記憶装置におい
て、電源を投入することにより、前記記憶回路の記憶状
態を“１”または“０”に一義的に決定する。 【構成】 ＰＭＯＳトランジスタとＮＭＯＳトランジス
タで構成される論理反転回路を複数用いる半導体記憶回
路において、第２の論理反転回路１２を構成する第２の
ＰＭＯＳトランジスタ１１の閾値ＶTHを第１の論理反転
回路７を構成する第１のＰＭＯＳトランジスタ１ａより
も低く設定する。 【効果】 メモリ等の半導体記憶回路に適用すること
で、トランジスタ数を増やすことなく、電源投入時に記
憶内容を“１”または“０”とするクリア回路を構成で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に電源投入時に初期の記憶内容を決め得る機能を
有するものに関するものである。

【０００２】

【従来の技術】図４は、例えば従来の半導体記憶装置を
示す回路図であり、図において、１ａは第１のＰＭＯＳ
トランジスタ、２は第１のＰＭＯＳトランジスタ１ａの
ソースと接続する高電位側電源、３ａは上記第１のＰＭ
ＯＳトランジスタ１ａのドレインと接続するＮＭＯＳト
ランジスタ、４はＮＭＯＳトランジスタ３ａのソースと
接続する低電位側電源であり、上記第１のＰＭＯＳトラ
ンジスタ１ａとＮＰＭＯＳトランジスタ３ａとによって
第１の論理反転回路７が構成されている。また、６は第
１の論理反転回路７の入力を示し、５はその出力を示
す。

【０００３】また、８は上記高電位側電源２と低電位側
電源４との間に、上記第１のＰＭＯＳトランジスタ１
ａ，ＮＭＯＳトランジスタ３ａと同様に第２のＰＭＯＳ
トランジスタ１ｂ，ＮＭＯＳトランジスタ３ｂを接続し
て構成された第２の論理反転回路を示し、１０はその入
力，９はその出力であり、入力１０には第１の論理反転
回路７の出力５が入力され、出力９は第１の論理反転回
路７の入力６と接続されている。

【０００４】次に動作について説明する。電源未投入
時、高電位側電源２は低電位側電源４と同じ電位に保た
れている。次に電源を投入すると、高電位側電源２に電
荷が供給され、低電位側電源４と高電位側電源２との間
に電位差が生じる。

【０００５】ここで、高電位側電源２から第１の論理反
転回路７の第１のＰＭＯＳトランジスタ１ａを通して第
１の論理反転回路７の出力５に電荷が供給されると、出
力５は高電位となり、第２の論理反転回路８の出力９は
低電位となる。

【０００６】逆に上記高電位側電源２から第２の論理反
転回路８の第１のＰＭＯＳトランジスタ１ｂを通して第
２の論理反転回路８の出力９に電荷が供給されると、出
力９は高電位となり、第１の論理反転回路７の出力５は
低電位となる。

【０００７】以上のようにして、論理反転回路７，８に
よって高，低いずれかの出力電位が保持され、外部入力
ＩＮによって入力６の電位レベルが書き換えられるまで
は出力ＯＵＴとしてこれが出力される。

【０００８】また、高電位側電源２から第１の論理反転
回路７の第１のＰＭＯＳトランジスタ１ａ及び第２の論
理反転回路８の第１のＰＭＯＳトランジスタ１ｂを通し
て第１の論理反転回路７及び第２の論理反転回路８のそ
れぞれの出力５及び出力９に同時に電荷が供給される
と、いずれの出力５，９もともに高電位になりえず、中
間電位つまり不定となる。

【０００９】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、電源投入時、論理
反転回路の出力値が不定となったり、またその時の状態
によって高電位及び低電位となり、出力値が一義的に決
定されず、システムとして利用する場合には、出力値を
決定させるための論理回路の追加及びリセット，書き込
み等の初期動作が必要となるという問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、出力値を決定させるための論理
回路の追加及びリセット，書き込み等の初期動作をさせ
ることなく電源投入時に記憶内容の決定ができる半導体
記憶装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、各論理反転回路を構成する、高電位電源側に
接続されたＰＭＯＳトランジスタを、そのスイッチング
速度、特に閾値ＶTHまたは電流利得（β）が異なるもの
を用いて構成し、電源投入時にその記憶内容を決定でき
るようにしたものである。

【００１２】また、前段側あるいは後段側の論理反転回
路の出力段に負荷回路を設け、一方の該論理反転回路の
回路出力を遅延させて電源投入時にその記憶内容を決定
できるようにしたものである。

【００１３】

【作用】この発明においては、各論理反転回路を構成す
るＰＭＯＳトランジスタとして、スイッチング動作の異
なるものを用いるようにしたから、電源投入時にスイッ
チング速度の早いＰＭＯＳトランジスタを有する論理反
転回路の出力によって記憶内容が決定するようになる。

【００１４】また、前段あるいは後段側の論理反転回路
の出力段に負荷回路が設けられているため、各論理反転
回路のＰＭＯＳトランジスタのスイッチング動作点が同
じ場合でも、電荷蓄積時間が異なるので電源投入時に記
憶内容が決定するようになる。

【００１５】

【実施例】

実施例１．以下、この発明の実施例を図について説明す
る。図１は本発明の第１の実施例による半導体記憶装置
を示す回路構成図であり、図４と同一符号は同一または
相当部分を示し、１２は、トランジスタ特性、特にその
閾値ＶTHを第１の論理反転回路７を構成する第１のＰＭ
ＯＳトランジスタ１ａの閾値よりも低く設定した第２の
ＰＭＯＳトランジスタ１１を有する第２の論理反転回路
である。

【００１６】次に動作について説明する。電源未投入
時、高電位側電源２は低電位側電源４と同じ電位が保た
れている。次に電源を投入すると、高電位側電源２に電
荷が供給され、低電位側電源４と高電位側電源２との間
に電位差が生じる。

【００１７】ここで、高電位側電源２から第１のＰＭＯ
Ｓトランジスタ１ａ及び第２のＰＭＯＳトランジスタ１
１を通して第１の論理反転回路７及び第２の論理反転回
路１２のそれぞれの出力５及び出力９に同時に電荷が供
給されると、第２のＰＭＯＳトランジスタ１１の閾値Ｖ
THが、第１の論理反転回路７の第１のＰＭＯＳトランジ
スタ１よりも低く設定されているため、第２のＰＭＯＳ
トランジスタ１１のスイッチング動作が第１のＰＭＯＳ
トランジスタ１ａのスイッチング動作より早く動作し、
第２の論理反転回路１２の第２のＰＭＯＳトランジスタ
１１を通して第２の論理反転回路１２の出力９に電荷が
早く供給されるため、第２の論理反転回路１２の出力９
は高電位となり、第１の論理反転回路７の出力５は低電
位となる。そして、以上のようにして、論理反転回路７
及び１２によって高電位出力が保持され、外部入力ＩＮ
によって入力６の電位レベルが書き換えられるまでは出
力ＯＵＴとしてこれが出力される。

【００１８】このように本実施例によれば、第２の論理
反転回路１２を構成する第２のＰＭＯＳトランジスタ１
１の閾値ＶTHを、第１の論理反転回路７を構成する第１
のＰＭＯＳトランジスタ１ａの閾値よりも低く設定した
ので、高電位電源２から第１及び第２の論理反転回路
７，１２に同時に電荷が供給されても、第２のＰＭＯＳ
トランジスタ１１の方が早くスイッチ動作し、出力９の
方が早く電荷が供給されて高電位となるため、これをメ
モリ等の半導体記憶装置に適用することによりトランジ
スタ数を増やすことなく、一義的に電源投入時に記憶内
容を”１”又は”０”にクリアするクリア回路を実現す
ることができる。

【００１９】なお、上記実施例では、第２の論理反転回
路１２の第２のＰＭＯＳトランジスタ１１の閾値を、第
１の論理反転回路７の第１のＰＭＯＳトランジスタ１ａ
の閾値よりも低く設定することで、各回路７，１２の出
力７，９が不定となるのを防止するようにしたが、第２
のＰＭＯＳトランジスタ１１の閾値を、第１のＰＭＯＳ
トランジスタ１ａよりも高く設定するようにしてもよ
く、この場合、第１の論理反転回路７を構成する第１の
ＰＭＯＳトランジスタ１ａが早くスイッチ動作するた
め、該回路７の出力５が高電位となり、第２の論理反転
回路１２の出力９が低電位となるため、上記実施例と同
様の効果を奏する。

【００２０】実施例２．以下、本発明の第２の実施例に
よる半導体記憶装置を図について説明する。上記実施例
では、第１の論理反転回路を構成するＰＭＯＳトランジ
スタの閾値と第２の論理反転回路を構成するＰＭＯＳト
ランジスタの閾値に差を設けるようにしたが、この実施
例では第１の論理反転回路７を構成するＰＭＯＳトラン
ジスタ１ａの電流利得β（＝μ・Ｗ・ε／（Ｌ・ｔ）；
μ：移動度，Ｗ：チャンネル幅，ε：ゲート絶縁膜の誘
電率，Ｌ：実効チャンネル長，ｔ：ゲート絶縁膜厚）を
変化させるようにしたものである。すなわち図２におい
て、１４は、第１の論理反転回路７を構成する第１のＰ
ＭＯＳトランジスタ１ａよりも大きな電流利得βを有す
る第２のＰＭＯＳトランジスタ１３を有する第２の論理
反転回路である。

【００２１】次に動作について説明する。電源未投入
時、高電位側電源２は低電位側電源４と同じ電位が保た
れている。次に電源を投入すると、高電位側電源２に電
荷が供給され、低電位側電源４と高電位側電源２の間に
電位差が生じる。

【００２２】ここで高電位側電源２から第１のＰＭＯＳ
トランジスタ１ａ及び第２のＰＭＯＳトランジスタ１３
を通して第１の論理反転回路７及び第２の論理反転回路
１４のそれぞれの出力５及び出力９に同時に電荷が供給
されようとするが、第２のＰＭＯＳトランジスタ１３の
電流利得βが第１の論理反転回路７の第１のＰＭＯＳト
ランジスタ１ａのそれよりも大きく設定されているた
め、第２のＰＭＯＳトランジスタ１３のスイッチング動
作が第１のＰＭＯＳトランジスタ１ａのスイッチング動
作よりも早くなり、第２の論理反転回路１４の第１のＰ
ＭＯＳトランジスタ１３を通して第２の論理反転回路１
４の出力９に電荷が早く供給され、第２の論理反転回路
１４の出力９は高電位となり、第１の論理反転回路７の
出力５は低電位となる。そして論理反転回路７及び１４
によって高電位出力が保持され、外部入力ＩＮによって
入力６の電位レベルが書き換えられるまでは出力ＯＵＴ
としてこれが出力される。

【００２３】このように本実施例によれば、第２の論理
反転回路１４を構成するＰＭＯＳトランジスタ１３に、
第１の論理反転回路７を構成するＰＭＯＳトランジスタ
１ａよりも小さい電流利得βを有するものを用いたか
ら、電源投入後に第２の論理反転回路１４の出力９の方
に先に電荷が供給されて該回路１４出力９が高電位とな
るため、初期動作のための回路を別途設けることなく出
力が不定となることを防止することができ、また出力値
が一義的に決まるようになる。

【００２４】なお、この実施例では、第２の論理反転回
路１４を構成する第２のＰＭＯＳトランジスタ１３の電
流利得βを第１の論理反転回路７を構成する第１のＰＭ
ＯＳトランジスタ１ａの電流利得βよりも大きくするよ
うにしたが、逆に第１のＰＭＯＳトランジスタ１ａの電
流利得βを第２のＰＭＯＳトランジスタ１３の電流利得
βよりも大きくするようにしてもよく、この場合には、
第２の論理反転回路１３の出力９は低電位となり、第１
の論理反転回路７の出力５は高電位となり、上記実施例
と論理は反転するが、同様の効果を奏する。

【００２５】実施例３．以下、本発明の第３の実施例に
よる半導体記憶装置を図について説明する。上記各実施
例では、論理反転回路を構成するトランジスタの特性を
変化させることで２つの論理反転回路の出力タイミング
に差を持たせるようにしたが、この実施例では、一方の
論理反転回路出力段に負荷回路を設け、該回路出力が他
方の論理反転回路の入力に伝わる速度を変化させるよう
にしたものである。すなわち図３において、１５は第１
の論理反転回路７の出力５に直列に挿入された出力抵抗
であり、１６は該出力抵抗１５の出力側端と低電位側電
源４との間に接続された出力容量である。

【００２６】次に動作について説明する。高電位側電源
２から第１及び第２の論理反転回路７，８の第１，第２
のＰＭＯＳトランジスタ１ａ，１ｂを通して第１の論理
反転回路７及び第２の論理反転回路８のそれぞれの出力
５及び出力９に電荷が該回路の電荷供給時間、即ち該回
路の時定数により供給される。しかし、第１の論理反転
回路７の出力５には出力抵抗１５と出力容量１６からな
る負荷があるため、第１の論理反転回路７の出力５より
も時定数の小さい第２の論理反転回路８の出力９に、第
２の論理反転回路８の第１のＰＭＯＳトランジスタ１ｂ
を通して電荷が早く供給され、このため、第２の論理反
転回路８の出力９が先に高電位となり、第１の論理反転
回路７の出力５は低電位となる。そして論理反転回路７
および８によって高電位出力が保持され、外部入力ＩＮ
によって入力６の電位レベルが書き換えられるまでは出
力ＯＵＴとしてこれが出力される。

【００２７】このように本実施例によれば、第１の論理
反転回路７の出力５に、抵抗１５と容量１６からなる負
荷を設けたので、第２の論理反転回路８の出力９の方が
早く高電位となり、初期動作のための回路を別途設ける
ことなく出力が不定となることを防止することができ、
また出力値が一義的に決まるようになる。

【００２８】なお、上記第３の実施例では、第１の論理
反転回路７の出力５に出力抵抗１５と出力容量１６から
なる回路を負荷として設けたが、第２の論理反転回路８
の出力９に出力抵抗１５と出力容量１６からなる回路を
負荷として設け、第１の論理反転回路７よりも第２の論
理反転回路８の時定数の方が大きくなるように設定して
もよく、この場合、第２の論理反転回路８の出力９は低
電位となり、第１の論理反転回路７の出力５は高電位と
なり、上記実施例と論理は反転するが、同様の効果を奏
する。

【００２９】なお、上記各実施例を組み合わせて用いて
もよく、例えば、第１の実施例と第３の実施例を組み合
わせて、後段側の論理反転回路を構成するＰＭＯＳトラ
ンジスタに前段側の論理反転回路を構成するＰＭＯＳト
ランジスタよりも低い閾値を有するものを用い、かつ前
段側の論理反転回路の出力段に負荷回路を設けるように
してもよい。

【００３０】また、上記第３の実施例では、第１の論理
反転回路７の出力５に負荷回路として出力抵抗１５と出
力容量１６を設けたが、抵抗または容量のいずれか一方
であってもよい。

【００３１】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、双方の論理反転回路を構成する高電位
側のＰＭＯＳトランジスタに、トランジスタ特性、特に
閾値ＶTHまたは電流利得βの異なるＰＭＯＳトランジス
タを用いたので、閾値の低いまたは電流利得の高いＰＭ
ＯＳトランジスタを有する論理反転回路の出力の方が先
に高電位となり、出力値を決定させるための論理回路の
追加及びリセット，書き込み等の初期動作を行うことな
く、電源投入時に記憶内容の決定ができる効果がある。

【００３２】また、いずれかあるいは双方の論理反転回
路の出力に、負荷容量の異なる容量と抵抗等からなる負
荷回路を設けたので、負荷のない、あるいは小さい論理
反転回路の方が早く高電位となり、出力値を決定させる
ための論理回路の追加及びリセット，書き込み等の初期
動作をさせることなく、電源投入時に記憶内容の決定が
できる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体記憶装置
を示す回路図である。

【図２】この発明の第２の実施例による半導体記憶装置
を示す回路図である。

【図３】この発明の第３の実施例による半導体記憶装置
を示す回路図である。

【図４】従来の半導体記憶装置を示す回路図である。

【符号の説明】

１ａ 第１のＰＭＯＳトランジスタ ２ 高電位側電源 ３ａ，３ｂ ＮＭＯＳトランジスタ ４ 低電位側電源 ５ 第１の論理反転回路の出力 ６ 第１の論理反転回路の入力 ７ 第１の論理反転回路 ８ 第２の論理反転回路 ９ 第２の論理反転回路の出力 １０ 第２の論理反転回路の入力 １１ 閾値を低く設定した第２のＰＭＯＳトランジスタ １２ 第２の論理反転回路 １３ 電流利得βの大きな第２のＰＭＯＳトランジスタ １４ 第２の論理反転回路 １５ 出力抵抗 １６ 出力容量

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高電位側電源と低電位側電源との間にイ
   ンバータ接続されたトランジスタからなる論理反転回路
   を複数個有し、前段の論理反転回路出力が後段の論理反
   転回路の入力に接続され、後段の論理反転回路出力が前
   段の論理反転回路の入力に接続された半導体記憶装置に
   おいて、 上記各論理反転回路を構成する、上記電源側に接続され
   たトランジスタは、そのスイッチング速度が前段と後段
   とで異なり、電源投入時にその記憶内容を決定できるも
   のであることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記トランジスタは、その閾値が前段と後段とで異なる
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 上記トランジスタは、その電流利得が前段と後段とで異
   なることを特徴とする半導体記憶装置。
4. 【請求項４】 高電位側電源と低電位側電源との間にイ
   ンバータ接続されたトランジスタからなる論理反転回路
   を複数個有し、前段の論理反転回路出力が後段の論理反
   転回路の入力に接続され、後段の論理反転回路出力が前
   段の論理反転回路の入力に接続された半導体記憶装置に
   おいて、 上記前段，後段の論理反転回路のいずれか、あるいは双
   方の出力段に負荷容量の異なる負荷回路を設け、該前
   段，後段の論理反転回路の出力の変化する時間が異な
   り、電源投入時に初期の記憶内容を決定できるものであ
   ることを特徴とする半導体記憶装置。