JPS6233679B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、歩留り向上のために設ける冗長回
路の形成を容易にした紫外線消去型メモリ装置に
関するものである。

メモリの分野は、大容量化が急ピツチで行われ
ており、この市場要求を満たすため設計技術、ウ
エハ製造技術などに大きな変化があつた。紫外線
照射消去型フローテイングゲート構造のEPROM
に例をとると、設計技術的には、2Kビツトのも
のが２素子／ビツトであつたのに対し、8Kビツ
ト以上のものでは、１素子／ビツト構成になつ
た。また、製造技術的には微細化が進み、メモリ
トランジスタのチヤネル長は、ビツト数の増大と
ともに小さくなつており、64Kビツトのもので
は、3.0μｍ程度にまで縮少されている。これ以
上の大容量化の要求に対しては、設計技術的には
余り手段はなく、さらに微細化を推し進める以外
に方法はない。

しかしながら、これには歩留り（製造ICチツ
プに対する良品ICチツプの割合）の低下が付き
まとう。すなわち、微細化せずに大容量化を行え
ばチツプ面積が増大し、チツプ当りに含まれる製
造欠陥の割合が増加し、歩留りが低下する。ま
た、微細化を行えば、従来問題とならなかつた大
きさの製造欠陥が問題になり、歩留りを低下させ
る。

これをなくすには、無欠陥の製造技術を作れば
よいが、なかなか容易ではない。この点に着目し
た技術に、冗長回路技術がある。

これは、IBMのSakalayなどによつて考え出さ
れた技術であり、同様の考えが各社から発表され
ている。これは、欠陥のあるメモリ素子を修復で
きる冗長なメモリ素子を含む回路を組み込んで、
メモリICを構成する技術である。ウエハ状態の
テストで不良とされるICの大部分はその欠陥が
非常に小さく、１〜数ビツトの不良が大半であ
る。したがつて、この不良ビツトを修復回路を用
いて修復させれば、歩留りは飛躍的に上昇する。

この発明は、上述の点にかんがみなされたもの
で、紫外線照射型の不揮発性メモリ装置に関する
ものであり、上記修復のための冗長回路を容易に
実現できることを目的としたものである。以下、
まず第１図〜第３図により従来例を説明し、その
後にこの発明について説明する。

第１図に従来の例として、行方向に冗長回路を
含んだメモリICのブロツクダイヤグラムを示
す。この図において、１，２，３はアドレスバツ
フアであり、入力の信号Ａ_pに対してＡ_pおよび
_pというように、同相の信号と反転した信号とを
作る。４，５，６はアドレスプログラムコントロ
ール回路であり、欠陥トランジスタのあるアドレ
スを選択すると、予備トランジスタがアクセスさ
れるようにアドレスがプログラムできるものであ
る。７は修復のための冗長回路を使用するかしな
いかを決定する使用決定回路である。また、８は
修復のために設けられた予備の第２のメモリ素子
群であり、９は正規の第１のメモリ素子群のブロ
ツクである。また、トランジスタQ₁，Q₂，Q₃，
Q₄はエンハンスメント型の電界効果トランジス
タであり、Q₅はデプレツシヨン型の電界効果ト
ランジスタで構成されている。なお、以下Q₁〜
Q₅は単にトランジスタという。

次にこの動作を簡単に説明する。

まず不良ビツトがあり、その行アドレスが検出
され、これを修復することを考える。まず、使用
決定回路７を作動させ、出力Ａを“Ｌ”にし、ト
ランジスタQ₄をオフ状態にする。出力Ａが
“Ｈ”時はラインＢは接地レベルになつている
が、出力Ａが“Ｌ”になればトランジスタQ₅
が、トランジスタQ₁，Q₂，Q₃の電源Ｖ_cc側の負
何として働く。トランジスタQ₁，Q₂，Q₃への入
力は、不良ビツトの行アドレスに相当するよう
に、アドレス入力Ａ_p，Ａ_i，…Ａ_oに対してアド
レスプログラムコントロール回路４，５，６にプ
ログラムを施すことによつて不良ビツトアドレス
が入力されたとき、全部“Ｌ”になるようにでき
る。こうすることによりラインＢは、トランジス
タQ₅によりプルアツプされて“Ｈ”になり、予
備の行である予備の第２のメモリ素子群８が選択
される。このとき、正規の不良ビツトを含むライ
ンと予備ラインの２重選択の防止のため、不良ビ
ツトのラインを禁止するようにデコーダの入力に
もラインＢの信号が入つている。

次に、使用決定回路７とアドレスプログラムコ
ントロール回路４，５，６の内容について述べ
る。普通これらの回路には、従来ヒユーズが用い
られている。使用決定回路７の一例を第２図に示
す。この回路は、修復が必要ないとき、出力Ａに
“Ｈ”、必要なとき“Ｌ”にする機能を有する。修
復を必要とするときは、端子Ｇを“Ｈ”にするこ
とにより、エンハンスメント型のトランジスタ
Q₁₃をオンにし、ヒユーズF₂を切り、これにより
プルダウン用負荷のデプレツシヨン型のトランジ
スタQ₁₄が働いて出力Ａは“Ｌ”になる。出力Ａ
が“Ｌ”になれば、第１図のトランジスタQ₄が
オフし、修復するアドレスがトランジスタQ₁，
Q₂，Q₃からアクテイブになることは前述したと
おりである。

修復を必要としないときは、端子Ｇは“Ｌ”ま
たは開放にして置けばトランジスタQ₁₅により出
力Ａは“Ｈ”となる。

次に、アドレスプログラムコントロール回路
４，５，６について述べる。第３図はその一例を
示すもので、第１図のアドレスプログラムコント
ロール回路５に対応するものである。第３図にお
いて、トランジスタQ₆，Q₇，Q₈，Q₉，Q₁₀は、
エンハンスメント型の電界効果トランジスタであ
り、Q₁₁，Q₁₂はデプレツシヨン型のトランジス
タである（以下いずれも単にトランジスタとい
う）。入力Ｃはこれらの回路により不良アドレス
をプログラムするときは“Ｌ”、その他のときは
“Ｈ”にする信号である。また、端子Ｄ（Ｖ_pp）
は修復が必要なときのみ、21〜25V程度の高電圧
を印加する電源端子であり、Ｖ_ccは5V程度の回路
用電源であり、INV₁，INV₂はインバータであ
る。

今、不良アドレスが、Ａ_i＝“Ｌ”であつたとす
れば、Ａ_i＝“Ｌ”，_i＝“Ｈ”で入力Ｃに“Ｌ”が
入力される。このときは、トランジスタQ₇がオ
ンし、点Ｅが“Ｌ”になるためトランジスタQ₈
はオフのままでヒユーズF₁は切れない。このと
きは、ヒユーズF₁がプルアツプ効果を有し、点
Ｆは“Ｈ”となりトランジスタQ₁₀がオン・トラ
ンジスタQ₉がオフとなる。このとき出力ａ_iは_i
となる。

また、Ａ_i＝“Ｈ”のときは、_i＝“Ｌ”となり
入力Ｃが“Ｌ”になれば点Ｅが“Ｈ”、トランジ
スタQ₈がオンし、ヒユーズF₁が切断される。ヒ
ユーズF₁が切断されれば点Ｆは、トランジスタ
Q₁₂のプルダウン効果によつて“Ｌ”となり、ト
ランジスタQ₁₀がオフ、トランジスタQ₉がオンす
る。これは入力Ｃが“Ｈ”になつても、もはや変
化しない。このときはａ_i＝Ａ_iとなる。つまり整
理すると、入力Ｃを“Ｌ”に入力するとき、すな
わちアドレスプログラム時にＡ_iが“０”であれ
ばプログラム後、すなわち入力Ｃが“Ｈ”となつ
てからは“０”のときのみａ_iが“０”になり、
入力Ｃが入力されるとき、信号Ａ_iが“１”であ
れば、信号Ａ_iが“１”のときのみ出力ａ_iが
“０”となる。換言すると、アドレスプログラム
を施したのと同一のアドレスが入力されると出力
_iが“Ｌ”になるわけで、このとき、第１図の
トランジスタQ₁，Q₂，Q₃がオンし、ラインＢが
“Ｈ”になつて第２のメモリ素子群８の予備行が
選択される。このように、ヒユーズF₁，F₂を使
つたアドレスプログラムコントロール回路４〜６
と冗長メモリ素子、すなわち第２のメモリ素子群
８を追加することにより不良ビツトが修復され
る。

さて、以上説明した従来のメモリ装置の欠点
は、ヒユーズを使うことである。ヒユーズを切断
するための電流は、製造プロセスによりばらつく
可能性があるし、うまく制御しないと切断したヒ
ユーズがまた結合したりして信頼上の問題を生じ
ることはよく知られている。

この発明は、上述の点にかんがみなされたもの
であり、メモリ素子を形成するのと同一のウエハ
製造プロセスで作られたフローテイングゲート型
電界効果トランジスタを、不良ビツトの修復のた
めのコントロール回路、すなわち前述の例では、
使用決定回路７およびアドレスプログラムコント
ロール回路４〜６に、ヒユーズの代りとして使用
するものである。

第４図ａ，ｂはこの発明の原理説明のための回
路図で、第４図ａはこの発明に用いるメモリ用の
フローテイングゲートを有する電界効果トランジ
スタを用いた回路、第４図ｂは第４図ａと対比さ
せた従来の回路である。第４図ｂの従来の回路
は、第４図ａの回路に置き換えることができる。
第４図ａ，ｂにおいて、Q₁₆，Q₁₇，Q₁₉は通常の
エンハンスメント型の電界効果トランジスタ、
F₃はヒユーズ、Q₁₈はフローテイングゲート型の
電界効果トランジスタである。今、第４図ｂのヒ
ユーズF₃を切断するには、入力端子に“Ｈ”を
入力し、トランジスタQ₁₆をオンにすればよい。
同様の効果を第４図ａについて行うには、まず、
端子Ｖ_pp（同時に電圧をも表わすものとする）に
高電圧、例えば21〜25Vを印加する。この状態で
端子Ｊに“Ｈ”（このレベルもなるだけ高く２１
Ｖ〜２５Ｖ）のレベル信号を印加する。するとト
ランジスタQ₁₈のゲートは２１Ｖ、ドレインには
約１５〜１８Ｖが印加され、ドレイン近傍のブレ
イクダウン現象によりフローテイングゲートFG
に電荷が注入される。注入された電荷は、紫外線
などを照射するなどの消去を行わなければここに
留まることになる。こうした後、電圧Ｖ_ppを５Ｖ
近傍の電圧に下げると、トランジスタQ₁₈は完全
にオフ状態となり、第４図ｂのヒユーズF₃が切
断されたと同一の効果をもたらすことができる。
トランジスタQ₁₉は、トランジスタQ₁₈への電荷
の注入を効率よく行わしめるための直列負荷トラ
ンジスタである。

上記第４図ｂに示す回路を使用した第２図、第
３図に対応したこの発明の実施例を第５図に示
す。

第５図において、メモリ内に不良があり修復が
必要なときは、電圧Ｖ_ppを２１〜２５Ｖレベルに
上げた後、入力端子Ｇに高電圧を印加する。そう
すればトランジスタQ₁₃がオンし、トランジスタ
Q₂₂のフローテイングゲートには電荷が注入され
る。電荷が注入されればＶ_ppの電圧を５Ｖ近傍に
下げたとき、トランジスタQ₂₂は完全にオフ状態
となる。修復を必要としないときは入力端子Ｇを
開放にすれば、プルダウン負荷トランジスタQ₁₅
が働き、入力端子Ｇは“Ｌ”レベル、すなわちト
ランジスタQ₁₃はオフとなり出力Ａは“Ｈ”にな
る。

第６図において、端子Ｖ_ppの電圧は、プログラ
ム時２１〜２５Ｖに設定する。入力Ｃを“Ｌ”に
することにより、入力Ａ_i（すなわち_i入力）に
応じてトランジスタQ₇がオン、オフする。入力
Ａ_iが“Ｈ”でトランジスタQ₇がオフのときは、
点ＥはＶ_ppに近い電圧がかかりトランジスタQ₈
がオンする。この結果、トランジスタQ₂₀のフロ
ーテイングゲートに電荷が注入され、Ｖ_ppの電圧
を５Ｖ近傍に下げたとき完全にトランジスタQ₂₀
はオフ状態となる。その後は、入力Ａ_iが“Ｈ”
になるときのみ出力_iが“Ｌ”になる。逆に入
力Ｃを“Ｌ”にするとき、入力Ａ_iを“Ｌ”にす
れば入力_iが“Ｈ”で、トランジスタQ₇がオン
し、点Ｅは“Ｌ”レベルである。したがつて、ト
ランジスタQ₈はオフのままであり、トランジス
タQ₂₀には何ら変化は及ぼさない。したがつて、
トランジスタQ₂₁，Q₂₀は、トランジスタQ₈の負
荷トランジスタとなつたままである。この後、入
力Ｃを“Ｈ”にしても点Ｅは常に“Ｌ”となり、
点Ｆは常に“Ｈ”でトランジスタQ₁₀はオンとな
る。このときは、入力Ｃが“Ｈ”になつた後は、
入力Ａ_iが“Ｌ”のときのみ出力_iには“Ｌ”が
でる。このように入力Ｃを“Ｌ”にしてプログラ
ムするときのアドレスが、プログラム後入力され
たときのみ出力_iが“Ｌ”になり、第３図の回
路と置き換えられる。

このように第５図，第６図の回路は、第２図，
第３図の回路に置き換えることができ、ヒユーズ
を必要としなくなる。

さて、前述したフローテイングゲート型の電界
効果トランジスタを用いた修復のための追加回路
を紫外線照射型メモリとして使用するには大きな
問題がある。すなわち、メモリ情報を消去する際
に、使用決定回路７およびアドレスプログラムコ
ントロール回路４〜６の中のメモリトランジスタ
情報、すなわち前述の例では第５図、第６図のト
ランジスタQ₂₀，Q₂₂の情報も消してしまうこと
である。したがつて、フローテイングゲート型の
電界効果トランジスタを修復回路中で使用すると
きは、マトリツクス状のメモリ素子と紫外線消去
時間を変える、すなわち、非常に消去しにくく１
桁以上長く、または消去不可にする必要がある。
第５図、第６図のトランジスタQ₂₂およびQ₂₀が
紫外線で情報を失わない（または失いにくく）よ
うにする必要がある。

この方法としては、例えばアルミ膜をこれらの
トランジスタQ₂₀，Q₂₂のみに被着するようにす
ればよい。

第７図にメモリトランジスタから2.5cmの所に
2537Åの波長を持つ殺菌ランプを照射したときの
アルミ膜を被着した場合としない場合の消去特性
を示しており、十分にこの役目を果すことができ
ることが分る。

第８図は第６図の回路をＮチヤネルシリコンゲ
ートプロセスで実現した平面拡大図であり、第５
図中の符号と同じものは同一符号を用いている。
この図で、１０はポリシリコン、１１は拡散層、
１２はフローテイングゲート、１３はアルミ膜、
１４はポリシリコン拡散層のコンタクト領域であ
る。フローテイングゲート型の電界効果トランジ
スタのフローテイングゲート１２がアルミ膜１３
に完全に覆われている。

以上詳細に説明したように、この発明は、不良
ビツト修復機能を有する紫外線消去型メモリ装置
において、従来ヒユーズを用いていたものを、半
導体基板と同一プロセスで製造されるフローテイ
ングゲートを有する電界効果トランジスタを用い
たので、従来の製造技術を用いて、不良ビツトの
修復が可能な紫外線消去型メモリ装置を高歩留り
で実現することが可能である。さらに、少なくと
も使用決定回路およびアドレスプログラムコント
ロール回路に使用される電界効果型メモリトラン
ジスタは、これらに書き込まれた情報を消去する
のに必要な紫外線照射時間を、マトリツクス状に
配列された第１，第２メモリ素子群に書き込まれ
た情報を消去するのに必要な紫外線照射時間より
も１桁以上長く構成したので、マトリツクス状の
メモリ素子の情報を消去するときにも使用決定回
路およびアドレスプログラムコントロール回路に
使用される電界効果型メモリトランジスタの情報
が消去されることがなくなり、修復のための追加
回路の機能を常に果すことができる利点がある。

【図面の簡単な説明】

第１図は不良ビツトの修復機能を有するメモリ
装置のブロツク図の一例を示し、第２図は第１図
のブロツク図中の使用決定回路の従来例を示す
図、第３図は同じくアドレスプログラムコントロ
ール回路の従来例を示す図、第４図ａ，ｂはこの
発明の原理説明のための回路図、第５図、第６図
はこの発明の一実施例を示す回路図、第７図はフ
ローテイングゲート電界効果型トランジスタの消
去特性の一例を示す図、第８図はこの発明を第６
図の回路に適用した場合の要部の平面拡大図であ
る。 図中、１〜３はアドレスバツフア、４〜６はア
ドレスプログラムコントロール回路、７は使用決
定回路、８は第２のメモリ素子群、９は第１のメ
モリ素子群、１０はポリシリコン、１１は拡散
層、１２はフローテイングゲート、１３はアルミ
膜、１４はコンタクト領域、Q₁〜Q₂₂はトランジ
スタ、Ａ_i，_iは入力、_iは出力である。なお、
図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ マトリツクス状に配列された紫外線を照射す
   ることにより情報を消すことのできるフローテイ
   ングゲートを有する電界効果トランジスタを用い
   た第１のメモリ素子群と、この第１のメモリ素子
   群に機能不良トランジスタがある場合、このアド
   レスを選択することによりアクセスされる予備の
   マトリツクス状に配列されたフローテイングゲー
   トを有する電界効果トランジスタを用いた第２の
   メモリ素子群と、前記第２のメモリ素子群を使用
   するか、しないかを決定する使用決定回路と、こ
   の使用決定回路の動作時に前記予備の第２のメモ
   リ素子群のアドレスをアクセスするようにコント
   ロールするアドレスプログラムコントロール回路
   を備えたメモリ装置において、前記使用決定回路
   およびアドレスプログラムコントロール回路をフ
   ローテイングゲートを有する電界効果型メモリト
   ランジスタを用い構成するとともに、少なくとも
   使用決定回路およびアドレスプログラムコントロ
   ール回路に使用される前記電界効果型メモリトラ
   ンジスタは、これらに書き込まれた情報を消去す
   るのに必要な紫外線照射時間を、マトリツクス状
   に配列された第１，第２のメモリ素子群に書き込
   まれた情報を消去するのに必要な紫外線照射時間
   よりも１桁以上長く構成したことを特徴とする紫
   外線消去型メモリ装置。