JPS6234418A - 詳細論理回路展開方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路の自動生成方法に係り、特にブール代
数式で表現された機能論理をゲート単位で構成される詳
細論理回路に展開する方法に関する。

〔発明の背景〕

大形計算機等の論理装置を早期開発するためには、遅延
不良を設計の前工程で作り込まないことが必要である。

ところで、論理装置の設計では、直接的に詳細論理回路
を設計することは少なく。

まず機能論理図を作成し、自動論理回路設計装置を使用
してプログラムの支援のもとに自動的に詳細論理回路に
展開する方法がとられる。そのとき、問題となるのは、
展開された詳細論理回路に遅延不良が含まれていること
である。

従来、遅・延時間を考慮して機能論理からゲート単位の
詳細論理回路を自動生成する方法としては、「アイ・ビ
ー・エム・ジエー・レス・デベロップ」（ＩＢＭ　　Ｊ
、ＲＥＳ　　ＤＥＶＥＬＯＰ）（１９８４年９月、２８
巻５号）にジョンニー・デリンガ−（Ｊｏｈｎ　Ａ、　
Ｄａｒｒｉｎｇｅｒ）らが″エル・ニス・ニスニアシス
テムフォープロダクションロジック　シンセシズ（Ｌ　
Ｓ　Ｓ　：　Ａ　　Ｓｙｓｔｅｍ　ｆｏｒ　ｐｒ。

ｄｕｃＩ＋ｉｏｎ　ｌｏｇｉｃ　５ｙｎｔｈｅｓｉｓ）
と題して論じている方法が知られている。しかしながら
、その方法はパスのゲート段数が許容段数を満足してい
るかチェックし、許容段数を超えてい−る場合は、最小
論理段数にするというものであり、遅延時間がクリティ
カルとなるパスに着目し、そのパスの信号遅延時間が最
小となるように機能論理をゲート単位の詳細論理回路に
展開することについては考慮されていない。

〔発明の目的〕

本発明の目的は、ブール代数式で表現された機能論理か
らゲートで構成される詳細論理回路に展開する際、指定
バスの信号遅延時間を最小にする方法を提供することに
ある。

〔発明の概要〕

本発明は、ブール代数式で表現された機能論理をゲート
単位の詳細論理回路に展開する段階で、特定経路上の信
号線のファンアウト数を最小にすることにより、該経路
の信号遅延時間を最小にするものである。

〔発明の実施例〕

以下、本発明の一実施例を図面にもとづいて説明する。

第３図は、ブール代数式で記述された機能論理例を示す
。１は始点となるフリップフロップを示し、８〜１工に
は終点となるフリップフロップを示す。２〜７はブール
代数式で表現された機能論理ボックスを示す。第３図の
ブール代数式で表現された機能論理をゲート論理に展開
すると、第４図のようになる。こシで、第３図のフリッ
プフロップ１はフリップフロップ２１に対応し、機能論
理ボックス２〜７はゲート２２〜２７に、フリップフロ
ップ８〜１１はフリップフロップ２８〜３１にそれぞれ
対応する。

第１図は本発明の一実施例であり、第３図において、始
点フリップフロップ１から終点フリップフロップ８の間
のバスの信号遅延時間を最小にする旨の指示をした場合
の、機能論理からゲート論理への展開例を示す、すなわ
ち、指定バスを経由する信号線のファンアウト数を最小
にするために、ゲート２２とゲート２５〜２７の間にゲ
ート５１を挿入する。これにより、ゲート２２のファン
アウト数が４から２に削減さ九、ゲートの入力ピン容量
による遅延時間が小さくなる。この結果、２１〜２８の
バスの信号遅延時間が短縮される。

第２図は本発明の他の実施例であり、信号遅延時間を最
小にするバスとして、第３図の１〜８と１〜１１の２パ
スを指定した場合の例である。第２図において、５２が
あらたに挿入したゲートであり、遅延時間を最小にする
バスである２１〜２８のバスと２１〜３１のバスについ
ては、両パスに共有するゲートであるゲート２２の出力
信号を、挿入ゲート５２を介さずに直接ゲート２３．２
７に与える。すなわち、ゲート２２のファンアウト数は
、第２図に示すように４から３に削減され。

２１〜２８のバスと２１〜３１のバスの遅延時間は最小
となる。

第５図は本発明による詳細論理展開方法の手順を示すフ
ローチャートであり、第６図乃至第９図は、第５図に示
す詳細論理展開方法の詳細処理について、第３図から第
２図に展開する場合を示したものである。

まず、機能論理から詳細論理回路への展開を行い（ステ
ップ６０）、第６図に示す木（ツリー）構造テーブルを
作成する。こ＼で、２１〜３工は第４図の２１〜３１に
各々対応する１次に信号遅延時間を最小にしたい特定バ
スの一欄表を作成しくステップ６１）、該−欄表に特定
バス上の各信号線を示す経路を記入する（ステップ６２
）。第７図は特定バスの一覧表および経路表を示したも
のである。

次に１番目の特定バスを抽出しくステップ６３）、該抽
出した特定バス上の信号線を１個抽出する（ステップ６
４）。次にステップ６４で抽出した信号線のファンアウ
ト数を最小化すべくゲートを挿入し、木構造テーブルを
更新する（ステップ６５）、この時、抽出した信号線の
中に、ファンアウト数の最小化のために、既にゲートが
挿入されている場合、その挿入ゲートを介さないように
論理接続（木構造テーブル）を更新する。このようにし
て、１つの特定バスのすべての信号線の処理を終了する
までステップ６４．６５を繰り返す（ステップ６６）。

第８図は更新後の木構造テーブルで、第７図のバス１を
抽出し、その径路２１〜２８の遅延時間が最小となるよ
うにしたものである。

次に２番目の特定パスを抽出し、ステップ６４゜６５の
処理を繰り返す。ステップ６４では、抽出した信号線の
中に、ファンアウト数の最小化のために既にゲートが挿
入されている場合は、その挿入ゲートを介さないように
論理接続を更新する。

第９図は、第７図のパス１の径路２１〜２８の処理後、
パス２の径路２１〜３１について更新後の木構造を示し
たものである。

以上の処理を特定パス一覧表のすべての特定パスについ
て行うことにより、詳細処理が終了する（ステップ６７
）。

〔発明の効果〕

本発明によれば、機能論理からゲート単位の詳細論理回
路への展開時、クリティカルとなるパスについて、その
信号遅延時間を最小にすることができる。

【図面の簡単な説明】

第１図及び第２図は本発明による詳細論理回路の構成例
を示す図、第３図は第１図及び第２図に対応する機能論
理を示す図、第４図は第３図の機能論理をゲート単位の
詳細論理回路へ展開した図、第５図は本発明による詳細
論理回路への展開方法の手順を示すフローチャート、第
６図乃至第９図は第５図の処理を説明するための図であ
る。 １．２１．８〜１１．２８〜３１・・・フリップフロッ
プ、　　３〜７・・・ブール代数式で記述した機能論理
、　２２〜２７・・・ゲート、　　５１．５２・・・挿
入ゲート。 ｆ−＼ 代理人弁理士　　小　川　勝　男　１・□　・（−ユ、
゛

Claims (1)

【特許請求の範囲】
1. （１）ブール代数式で表現された機能論理をゲート単位
   の詳細論理回路に展開する方法において、該詳細論理回
   路に展開する段階で、特定経路上の信号線のファンアウ
   ト数が最小になるように展開して、該経路の信号遅延時
   間を最小にすることを特徴とする詳細論理回路展開方法
   。