JPS623515B2 - - Google Patents
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- JPS623515B2 JPS623515B2 JP6577777A JP6577777A JPS623515B2 JP S623515 B2 JPS623515 B2 JP S623515B2 JP 6577777 A JP6577777 A JP 6577777A JP 6577777 A JP6577777 A JP 6577777A JP S623515 B2 JPS623515 B2 JP S623515B2
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- fett
- precharge
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は電圧クランプ回路に関し、特に絶縁ゲ
ート型電界効果トランジスタ（以下単のFETと
称す）によつて構成された縦型ROM（リードオ
ンリメモリ）のプリチヤージ電圧を制限する電圧
クランプ回路に関する。
ート型電界効果トランジスタ（以下単のFETと
称す）によつて構成された縦型ROM（リードオ
ンリメモリ）のプリチヤージ電圧を制限する電圧
クランプ回路に関する。
従来から知られている縦型ROM（リードオン
リメモリ）として第１図のようなものがある。同
図はマトリクスROMの一部を示すものでありク
ロツクパルスφXが印加されるプリチヤージ用
FETTPと、アドレス信号A1〜Anが印加されるｎ
個のFETT1〜Ｔoとからなり、両FETの接続点か
ら出力Ｖputを取り出すものとしている。なお、
容量Ｃはデータ記憶のために用いられるものであ
る。かかる構成のROMは、クロツクパルスφXに
よつてFETTPをオンさせ、記憶容量Ｃ及び
FETT1〜Ｔoの容量をプリチヤージする。このプ
リチヤージ電荷は例えば、FETT1〜Ｔoが全てオ
ンするとデイスチヤージされることになり、これ
によりＶputからGND（接地）電位が読み出せ
る。縦型ROMについては、例えば特開昭52−
30388号公報において比較的詳しく記載されてい
る。
リメモリ）として第１図のようなものがある。同
図はマトリクスROMの一部を示すものでありク
ロツクパルスφXが印加されるプリチヤージ用
FETTPと、アドレス信号A1〜Anが印加されるｎ
個のFETT1〜Ｔoとからなり、両FETの接続点か
ら出力Ｖputを取り出すものとしている。なお、
容量Ｃはデータ記憶のために用いられるものであ
る。かかる構成のROMは、クロツクパルスφXに
よつてFETTPをオンさせ、記憶容量Ｃ及び
FETT1〜Ｔoの容量をプリチヤージする。このプ
リチヤージ電荷は例えば、FETT1〜Ｔoが全てオ
ンするとデイスチヤージされることになり、これ
によりＶputからGND（接地）電位が読み出せ
る。縦型ROMについては、例えば特開昭52−
30388号公報において比較的詳しく記載されてい
る。
ところで、上記構成のものではプリチヤージ電
圧を電源電圧近くまで持つていくため、駆動用
FETT1〜Ｔoの個数が多くなればなる程プリチヤ
ージ時間が長くなるとともに、それにも増してデ
イスチヤージ時間が長くなり、動作スピードの遅
延を招くものである。
圧を電源電圧近くまで持つていくため、駆動用
FETT1〜Ｔoの個数が多くなればなる程プリチヤ
ージ時間が長くなるとともに、それにも増してデ
イスチヤージ時間が長くなり、動作スピードの遅
延を招くものである。
したがつて本発明の目的とするところは、使用
電源の電圧値に関係なくプリチヤージ電圧を制限
することができ、縦型ROMの動作の高速化が期
待できる回路を提供することであり、他の目的は
上記プリチヤージ電圧の電位設定が自動的に行え
る回路を提供することにある。
電源の電圧値に関係なくプリチヤージ電圧を制限
することができ、縦型ROMの動作の高速化が期
待できる回路を提供することであり、他の目的は
上記プリチヤージ電圧の電位設定が自動的に行え
る回路を提供することにある。
本発明の要旨は、第１及び第２の電源端子から
なる一対の電源端子のうちの上記第１の電源端子
と第１接続点との間に設けられたプリチヤージ手
段と、上記第１接続点と上記第２の電源端子との
間に結合された容量と、上記第１接続点と上記第
２の電源端子との間に直列接続された複数の
FETとを含む縦型ROMにおける電圧クランプ回
路であつて、上記第１の電源端子と上記第１接続
点との間で上記プリチヤージ手段に直列接続され
たスイツチング手段と、上記第１接続点における
電圧を入力とする反転手段とを有し、上記スイツ
チング手段を上記反転手段の出力によつて制御す
ることにより、上記容量へのプリチヤージ電圧レ
ベルを上記第１の電源端子と上記第２の電源端子
との間の電圧よりも小さい値に制限するようにし
たことを特徴とする電圧クランプ回路にある。
なる一対の電源端子のうちの上記第１の電源端子
と第１接続点との間に設けられたプリチヤージ手
段と、上記第１接続点と上記第２の電源端子との
間に結合された容量と、上記第１接続点と上記第
２の電源端子との間に直列接続された複数の
FETとを含む縦型ROMにおける電圧クランプ回
路であつて、上記第１の電源端子と上記第１接続
点との間で上記プリチヤージ手段に直列接続され
たスイツチング手段と、上記第１接続点における
電圧を入力とする反転手段とを有し、上記スイツ
チング手段を上記反転手段の出力によつて制御す
ることにより、上記容量へのプリチヤージ電圧レ
ベルを上記第１の電源端子と上記第２の電源端子
との間の電圧よりも小さい値に制限するようにし
たことを特徴とする電圧クランプ回路にある。
以下実施例にそつて図面を参照し本発明を具体
的に説明する。
的に説明する。
第２図は、電圧クランプ回路の回路図であり、
第３図はその動作説明のための電圧波形図であ
る。
第３図はその動作説明のための電圧波形図であ
る。
第２図の回路は、電源電圧ＶDD側に接続されク
ロツクパルスφXによつて駆動されるプリチヤー
ジ用FETTPと、接地端子側に接続され、入力信
号Ｖioによつて制御される駆動用FETTDと上記
FETの間に挿入接続されたスイツチングFETTC
及び上記スイツチングFETTCと駆動用FETTDの
接続点の電圧V2を入力とするインバータG1とか
らなり、このインバータの出力をこの回路の出力
点とするとともにこの出力によつて上記スイツチ
ングFETTCを制御する。なお、容量Ｃは記憶容
量であり、上記クロツクパルスφXが印加される
FETTPはプリチヤージ手段、Ｖioが印加される
FETTDはデイスチヤージ手段である。ここで、
インバータG1の論理スレツシヨルド電圧は電源
電圧ＶDDよりもはるかに低い値となるように設定
することが必要である（通常のFETを用いたイ
ンバータのスレツシヨルドは4V以下であるから
特に設計する必要はなくそれで十分である）。ま
た、上記回路に用いられる電源は負電源−ＶDDで
ありFETは全てｐチヤンネルFETである。
ロツクパルスφXによつて駆動されるプリチヤー
ジ用FETTPと、接地端子側に接続され、入力信
号Ｖioによつて制御される駆動用FETTDと上記
FETの間に挿入接続されたスイツチングFETTC
及び上記スイツチングFETTCと駆動用FETTDの
接続点の電圧V2を入力とするインバータG1とか
らなり、このインバータの出力をこの回路の出力
点とするとともにこの出力によつて上記スイツチ
ングFETTCを制御する。なお、容量Ｃは記憶容
量であり、上記クロツクパルスφXが印加される
FETTPはプリチヤージ手段、Ｖioが印加される
FETTDはデイスチヤージ手段である。ここで、
インバータG1の論理スレツシヨルド電圧は電源
電圧ＶDDよりもはるかに低い値となるように設定
することが必要である（通常のFETを用いたイ
ンバータのスレツシヨルドは4V以下であるから
特に設計する必要はなくそれで十分である）。ま
た、上記回路に用いられる電源は負電源−ＶDDで
ありFETは全てｐチヤンネルFETである。
以上構成の回路によれば、第３図の電圧波形図
に示すように、クロツクパルスφXが“１”（−Ｖ
DD）レベルになるとプリチヤージ用FETTPがオ
ンとなる。このとき、充電電圧がインバータG1
の論理スレツシヨルド電圧よりも小さければ、イ
ンバータG1の出力Ｖputは“１”（−ＶDD）レベル
であり、スイツチングFETTCはオンとなる。そ
れ故にオンとなつているプリチヤージ用FETTP
とスイツチングFETTCとを介して容量Ｃに充電
がなされる（時刻t1）。そして、容量Ｃの充電電
圧V2がインバータG1のスレツシヨルド電圧ＶLT
を超えると、このインバータG1の出力Ｖputは
“０”（GND）レベルとなる（時刻t2）。この出力
Ｖputの“０”レベルによりスイツチングFETTC
がオフとなるから容量Ｃへの充電が遮断される。
この段階で入力Ｖioが“１”（−ＶDD）レベルと
なり、それによつてFETTDがオンすると容量Ｃ
のデイスチヤージが行われる。この場合容量Ｃの
電圧V2は、ほぼインバータG1のスレツシヨルド
電圧ＶLTとなつていることより直ちにそのレベル
がスレツシヨルド電圧ＶLTよりも小さくなり、も
つてインバータG1の出力を反転（“１”となる）
させることになる。すなわち、Ｖputには“１”
が読み出される（時刻t3）。このような動作の結
果として、プリチヤージ及びデイスチヤージ時間
の短縮化が図れ、動作スピードが増すことにな
る。また、インバータG1のスレツシヨルド電圧
ＶLTを設定することによつて、プリチヤージ電位
を設定することができるから使用電源電圧が変つ
てもプリチヤージ電位を最良点に自動的に設定す
ることが可能となる。
に示すように、クロツクパルスφXが“１”（−Ｖ
DD）レベルになるとプリチヤージ用FETTPがオ
ンとなる。このとき、充電電圧がインバータG1
の論理スレツシヨルド電圧よりも小さければ、イ
ンバータG1の出力Ｖputは“１”（−ＶDD）レベル
であり、スイツチングFETTCはオンとなる。そ
れ故にオンとなつているプリチヤージ用FETTP
とスイツチングFETTCとを介して容量Ｃに充電
がなされる（時刻t1）。そして、容量Ｃの充電電
圧V2がインバータG1のスレツシヨルド電圧ＶLT
を超えると、このインバータG1の出力Ｖputは
“０”（GND）レベルとなる（時刻t2）。この出力
Ｖputの“０”レベルによりスイツチングFETTC
がオフとなるから容量Ｃへの充電が遮断される。
この段階で入力Ｖioが“１”（−ＶDD）レベルと
なり、それによつてFETTDがオンすると容量Ｃ
のデイスチヤージが行われる。この場合容量Ｃの
電圧V2は、ほぼインバータG1のスレツシヨルド
電圧ＶLTとなつていることより直ちにそのレベル
がスレツシヨルド電圧ＶLTよりも小さくなり、も
つてインバータG1の出力を反転（“１”となる）
させることになる。すなわち、Ｖputには“１”
が読み出される（時刻t3）。このような動作の結
果として、プリチヤージ及びデイスチヤージ時間
の短縮化が図れ、動作スピードが増すことにな
る。また、インバータG1のスレツシヨルド電圧
ＶLTを設定することによつて、プリチヤージ電位
を設定することができるから使用電源電圧が変つ
てもプリチヤージ電位を最良点に自動的に設定す
ることが可能となる。
第４図は本発明の一実施例を示す縦型レシオレ
スROMの回路図であり、第５図はその動作説明
のための電圧波形図である。
スROMの回路図であり、第５図はその動作説明
のための電圧波形図である。
第４図において、Ｘライン（X1〜X5）及びＹラ
イン（YC1〜YC6，Y1〜Yn）が交差状に形成さ
れ、ＸラインとＹラインとの交差個所のうちの適
宜の個所にFETが縦型に形成（例えば第４Ａ図
におけるＢに示す部分は第４Ｂ図のようになつつ
ている。）されている部分１がマトリクスROM部
であり、また、一括接続されたＸライン電源−Ｖ
DD間に設けられたプリチヤージ用FETTP、スイ
ツチングFETTC及びインバータG1からなる部分
が本発明の電圧クランプ回路である。インバータ
G21〜G23，G31〜G32、選択用FETTA1〜ＴA4，
TY1〜TYn等から構成される部分２がアドレスデ
コーダROM部である。マトリクスROM部１にお
いて、各Ｙラインは、アドレスラインを構成して
おり、アドレスデコーダROM部２の出力に結合
されている。FETTY1〜TYnは、クロツクパル
スφYによつてスイツチ制御される。
イン（YC1〜YC6，Y1〜Yn）が交差状に形成さ
れ、ＸラインとＹラインとの交差個所のうちの適
宜の個所にFETが縦型に形成（例えば第４Ａ図
におけるＢに示す部分は第４Ｂ図のようになつつ
ている。）されている部分１がマトリクスROM部
であり、また、一括接続されたＸライン電源−Ｖ
DD間に設けられたプリチヤージ用FETTP、スイ
ツチングFETTC及びインバータG1からなる部分
が本発明の電圧クランプ回路である。インバータ
G21〜G23，G31〜G32、選択用FETTA1〜ＴA4，
TY1〜TYn等から構成される部分２がアドレスデ
コーダROM部である。マトリクスROM部１にお
いて、各Ｙラインは、アドレスラインを構成して
おり、アドレスデコーダROM部２の出力に結合
されている。FETTY1〜TYnは、クロツクパル
スφYによつてスイツチ制御される。
かかる構成の回路では、第５図に示すように、
マトリクスROM部１のアドレスラインのための
複数ビツトの選択信号ＶAが変化される（時刻
t1）。ＹラインYC1ないしYC6は、かかる選択信号
ＶAのうちの３ビツトの信号（インバータG21〜
G23の入力信号）によつてそのレベルが決定さ
れ、これによつてＸラインX1〜X5のうちの１つ
が選択される。選択信号ＶAの変化の後にクロツ
クパルスφYが“１”レベル（−ＶDD）となる
と、これに応じてFETY1〜TYnがオン状態とな
り、アドレスデコーダ出力Y1〜Ynの全てが
“１”に立ち上がる。すなわち、アドレスデコー
ダの出力Y1〜Ynがプリチヤージレベルにされ
る。FETTY1〜TYnは、φYが次に“０”レベル
にされることによつてオフ状態にされる。出力
Y1〜Ynと接地端子との間に設けられたFETは、
それぞれのスイツチ状態が選択信号ＶAによつて
制御され、出力Y1〜Ynのうちの１つと接地端子
との間に電流通路を形成する。従つて、
FETTY1〜TYnがオフ状態にされると、予めプ
リチヤージされた出力Y1〜Ynの中の１本のライ
ンが“０”となつてセレクトされる。マトリクス
ROM部１の出力点は、クロツクパルスφXが
“１”になることによつてFETTPがオンになる
と、そのFETTP及びFETTCを介してプリチヤー
ジがなされる。これによつて、マトリクスROM
１の出力点の電位ＶはインバータG1のスレツ
シヨルド電圧ＶLtまで充電される。これにより出
力Ｖputが“０”となり、FETT0がオフとなる
（期間t3〜t4）。選択されたＸライン（X1〜X5のい
ずれか）における直列接続のFETの全てがオン
にあるなら、その直列接続FETを介してデイス
チヤージが行われる結果として、マトリクス
ROMの出力点の電位Ｖが下りインバータG1の
状態を反転させるためＶputには“１”レベルが
得られることとなる（時刻t5）。しかる後に出力
Ｖputのアクセスすなわち図示しない回路での出
力Ｖputの利用が行なわれる。これによつて、ア
クセスタイムの短縮化が図れることになる。
マトリクスROM部１のアドレスラインのための
複数ビツトの選択信号ＶAが変化される（時刻
t1）。ＹラインYC1ないしYC6は、かかる選択信号
ＶAのうちの３ビツトの信号（インバータG21〜
G23の入力信号）によつてそのレベルが決定さ
れ、これによつてＸラインX1〜X5のうちの１つ
が選択される。選択信号ＶAの変化の後にクロツ
クパルスφYが“１”レベル（−ＶDD）となる
と、これに応じてFETY1〜TYnがオン状態とな
り、アドレスデコーダ出力Y1〜Ynの全てが
“１”に立ち上がる。すなわち、アドレスデコー
ダの出力Y1〜Ynがプリチヤージレベルにされ
る。FETTY1〜TYnは、φYが次に“０”レベル
にされることによつてオフ状態にされる。出力
Y1〜Ynと接地端子との間に設けられたFETは、
それぞれのスイツチ状態が選択信号ＶAによつて
制御され、出力Y1〜Ynのうちの１つと接地端子
との間に電流通路を形成する。従つて、
FETTY1〜TYnがオフ状態にされると、予めプ
リチヤージされた出力Y1〜Ynの中の１本のライ
ンが“０”となつてセレクトされる。マトリクス
ROM部１の出力点は、クロツクパルスφXが
“１”になることによつてFETTPがオンになる
と、そのFETTP及びFETTCを介してプリチヤー
ジがなされる。これによつて、マトリクスROM
１の出力点の電位ＶはインバータG1のスレツ
シヨルド電圧ＶLtまで充電される。これにより出
力Ｖputが“０”となり、FETT0がオフとなる
（期間t3〜t4）。選択されたＸライン（X1〜X5のい
ずれか）における直列接続のFETの全てがオン
にあるなら、その直列接続FETを介してデイス
チヤージが行われる結果として、マトリクス
ROMの出力点の電位Ｖが下りインバータG1の
状態を反転させるためＶputには“１”レベルが
得られることとなる（時刻t5）。しかる後に出力
Ｖputのアクセスすなわち図示しない回路での出
力Ｖputの利用が行なわれる。これによつて、ア
クセスタイムの短縮化が図れることになる。
以上にように、本発明によれば縦型ROMのプ
リチヤージ電圧を制限しデイスチヤージの迅速化
を図りもつて縦型ROMの動作の高速化を図ると
ともに、使用電源電圧の値に拘わらずプリチヤー
ジ電圧の最良点を自動的に設置し得るものとな
る。
リチヤージ電圧を制限しデイスチヤージの迅速化
を図りもつて縦型ROMの動作の高速化を図ると
ともに、使用電源電圧の値に拘わらずプリチヤー
ジ電圧の最良点を自動的に設置し得るものとな
る。
本発明は上記実施例に限定されず種々の変形を
とることができる。例えば、上記実施例ではスイ
ツチング手段をFETによつて構成するものとし
たが他のスイツチング素子を用いてもよい。ま
た、反転手段はどのような構成のインバータを用
いてもよい。さらに、使用電源の極性及びFET
の導電型を全く逆にしてもよい。
とることができる。例えば、上記実施例ではスイ
ツチング手段をFETによつて構成するものとし
たが他のスイツチング素子を用いてもよい。ま
た、反転手段はどのような構成のインバータを用
いてもよい。さらに、使用電源の極性及びFET
の導電型を全く逆にしてもよい。
第１図は従来の縦型ROMの一例を示す回路
図、第２図は電圧クランプ回路の回路図、第３図
はその動作説明のための電圧波形図、第４Ａ図は
本発明の一例を示す回路図、第４Ｂ図は第４Ａ図
におけるＢ部の構成を設明するための部分的回路
図、第５図はその動作説明のための電圧波形図で
ある。 １……マトリクスROM、２……デコーダ
ROM、G1〜G5……インバータ、ＴP，ＴC，Ｔ
D，T1〜Tn，TY3，TY4，ＴA1〜ＴA4……FET、
Ｃ……容量。
図、第２図は電圧クランプ回路の回路図、第３図
はその動作説明のための電圧波形図、第４Ａ図は
本発明の一例を示す回路図、第４Ｂ図は第４Ａ図
におけるＢ部の構成を設明するための部分的回路
図、第５図はその動作説明のための電圧波形図で
ある。 １……マトリクスROM、２……デコーダ
ROM、G1〜G5……インバータ、ＴP，ＴC，Ｔ
D，T1〜Tn，TY3，TY4，ＴA1〜ＴA4……FET、
Ｃ……容量。
Claims (1)
- １ 第１及び第２の電源端子からなる一対の電源
端子のうちの上記第１の電源端子と第１接続点と
の間に設けられたプリチヤージ手段と、上記第１
接続点と上記第２の電源端子との間に結合された
容量と、上記第１接続点と上記第２の電源端子と
の間に直列接続された複数のFETとを含む縦型
ROMにおける電圧クランプ回路であつて、上記
第１の電源端子と上記第１接続点との間で上記プ
リチヤージ手段に直列接続されたスイツチング手
段と、上記第１接続点における電圧を入力とする
反転手段とを有し、上記スイツチング手段を上記
反転手段の出力によつて制御することにより、上
記容量へのプリチヤージ電圧レベルを上記第１の
電源端子と上記第２の電源端子との間の電圧より
も小さい値に制限するようにしたことを特徴とす
る電圧クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6577777A JPS54965A (en) | 1977-06-06 | 1977-06-06 | Voltage clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6577777A JPS54965A (en) | 1977-06-06 | 1977-06-06 | Voltage clamp circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084490A Division JPS6150291A (ja) | 1985-04-22 | 1985-04-22 | プリチヤ−ジ電圧制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54965A JPS54965A (en) | 1979-01-06 |
| JPS623515B2 true JPS623515B2 (ja) | 1987-01-26 |
Family
ID=13296794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6577777A Granted JPS54965A (en) | 1977-06-06 | 1977-06-06 | Voltage clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282714U (ja) * | 1988-12-16 | 1990-06-26 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110095A (ja) * | 1982-12-14 | 1984-06-25 | Sanyo Electric Co Ltd | 読出し専用メモリ |
| DE3317418A1 (de) * | 1983-05-13 | 1984-11-15 | Hoechst Ag, 6230 Frankfurt | Fixiervorrichtung |
| JPS60229422A (ja) * | 1984-04-26 | 1985-11-14 | Nec Corp | 半導体スイツチング回路 |
| US5329174A (en) * | 1992-10-23 | 1994-07-12 | Xilinx, Inc. | Circuit for forcing known voltage on unconnected pads of an integrated circuit |
-
1977
- 1977-06-06 JP JP6577777A patent/JPS54965A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282714U (ja) * | 1988-12-16 | 1990-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54965A (en) | 1979-01-06 |
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