JPS6235274B2 - - Google Patents
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- Publication number
- JPS6235274B2 JPS6235274B2 JP55131134A JP13113480A JPS6235274B2 JP S6235274 B2 JPS6235274 B2 JP S6235274B2 JP 55131134 A JP55131134 A JP 55131134A JP 13113480 A JP13113480 A JP 13113480A JP S6235274 B2 JPS6235274 B2 JP S6235274B2
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- JP
- Japan
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- active layer
- region
- conductivity type
- anode
- drain
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、高速で動作する絶縁ゲート型の半
導体装置に関するものである。
導体装置に関するものである。
論理回路用半導体装置として、従来、第１図に
示すようなものが用いられていた。これは入力信
号を反転して出力するもので、絶縁物基板１の上
に、例えばｎ形の高不純物濃度を有するソース領
域２、ｐ形の能動層３、ｎ形の高不純物濃度を有
する第１ドレイン領域４、ｐ形の能動層５および
ｎ形の高不純物濃度を有する第２ドレイン領域６
が並設されている。前三者によつて第１トランジ
スタが構成され、後三者によつて第２トランジス
タが構成される。ソース領域２の上にはソース電
極７、該ｐ形の能動層３の上にはゲート絶縁膜８
を介して第１ゲート電極９、該第１ドレイン領域
４の上には第１ドレイン電極１０が設けられ、能
動層５の上に形成されたゲート絶縁膜８と第２ド
レイン領域６との上に、第２ゲート・ドレイン共
通電極１１が設けられている。
示すようなものが用いられていた。これは入力信
号を反転して出力するもので、絶縁物基板１の上
に、例えばｎ形の高不純物濃度を有するソース領
域２、ｐ形の能動層３、ｎ形の高不純物濃度を有
する第１ドレイン領域４、ｐ形の能動層５および
ｎ形の高不純物濃度を有する第２ドレイン領域６
が並設されている。前三者によつて第１トランジ
スタが構成され、後三者によつて第２トランジス
タが構成される。ソース領域２の上にはソース電
極７、該ｐ形の能動層３の上にはゲート絶縁膜８
を介して第１ゲート電極９、該第１ドレイン領域
４の上には第１ドレイン電極１０が設けられ、能
動層５の上に形成されたゲート絶縁膜８と第２ド
レイン領域６との上に、第２ゲート・ドレイン共
通電極１１が設けられている。
このような構成を有する半導体装置において、
第２ゲート・ドレイン共通電極１１とソース電極
７との間に正電圧を印加して動作させ、第１ゲー
ト電極９に入力信号を加えた場合、第１ドレイン
電極１０から反転した信号が出力として取り出さ
れる。
第２ゲート・ドレイン共通電極１１とソース電極
７との間に正電圧を印加して動作させ、第１ゲー
ト電極９に入力信号を加えた場合、第１ドレイン
電極１０から反転した信号が出力として取り出さ
れる。
しかしながらこの場合、第２トランジスタの影
響のみならず、該第２トランジスタに流れる電流
が十分に大きく取れないという事実のために、高
速で動作させることが困難であつた。
響のみならず、該第２トランジスタに流れる電流
が十分に大きく取れないという事実のために、高
速で動作させることが困難であつた。
この発明の目的は、高速動作が可能な半導体装
置を提供することにある。
置を提供することにある。
このような目的を達成するためにこの発明によ
る高速動作半導体装置は、第２トランジスタとし
てノーマリ・オン形の電流非飽和特性を有するト
ランジスタを使用したものである。以下、この発
明による高速動作半導体装置を詳細に説明する。
る高速動作半導体装置は、第２トランジスタとし
てノーマリ・オン形の電流非飽和特性を有するト
ランジスタを使用したものである。以下、この発
明による高速動作半導体装置を詳細に説明する。
第２図はこの発明による高速動作半導体装置の
一実施例を示す断面図である。同図において、絶
縁物基板１の上に、例えばｎ形の高不純物濃度を
有するソース領域２、ｎ形能動層１２、ｎ形高不
純物濃度を有するドレイン領域１３、ｎ形能動層
１４、ｐ形高不純物濃度を有するアノード領域１
５が一連に形成され、前三者が第１トランジスタ
を構成し、後三者が第２トランジスタを構成して
いる。即ち、中央のドレイン領域１３は、第１お
よび第２の両トランジスタに共用されている。第
２トランジスタを構成するｎ形能動層１４の厚み
tcは、該ｎ形能動層１４を構成する半導体に固有
のデバイ長の３倍未満に抑えられている。アノー
ド領域１５およびソース領域２の上にはそれぞれ
アノード領域１６、ソース電極７が設けられ、第
１トランジスタを構成するｎ形能動層１２の上に
はゲート絶縁膜８を介して第１ゲート電極９が形
成されている。更に、ドレイン領域１３の上から
ゲート絶縁膜８を介してｎ形能動層１４の上にか
けて、ドレイン・第２ゲート共通電極１７が形成
されている。
一実施例を示す断面図である。同図において、絶
縁物基板１の上に、例えばｎ形の高不純物濃度を
有するソース領域２、ｎ形能動層１２、ｎ形高不
純物濃度を有するドレイン領域１３、ｎ形能動層
１４、ｐ形高不純物濃度を有するアノード領域１
５が一連に形成され、前三者が第１トランジスタ
を構成し、後三者が第２トランジスタを構成して
いる。即ち、中央のドレイン領域１３は、第１お
よび第２の両トランジスタに共用されている。第
２トランジスタを構成するｎ形能動層１４の厚み
tcは、該ｎ形能動層１４を構成する半導体に固有
のデバイ長の３倍未満に抑えられている。アノー
ド領域１５およびソース領域２の上にはそれぞれ
アノード領域１６、ソース電極７が設けられ、第
１トランジスタを構成するｎ形能動層１２の上に
はゲート絶縁膜８を介して第１ゲート電極９が形
成されている。更に、ドレイン領域１３の上から
ゲート絶縁膜８を介してｎ形能動層１４の上にか
けて、ドレイン・第２ゲート共通電極１７が形成
されている。
このような構成を有する高速動作半導体装置に
おいては、アノード電極１６とソース電極７との
間に正電圧を印加して動作させ、第１ゲート電極
９に入力信号を加えた場合、ドレイン・第２ゲー
ト共通電極１７から反転した信号が出力として取
り出せる。この際、第２トランジスタがノーマ
リ・オン形の電流非飽和特性を有しているため
に、従来のものに比較して大きな電流を流すこと
が可能となる。以下、これについて詳細に説明す
る。
おいては、アノード電極１６とソース電極７との
間に正電圧を印加して動作させ、第１ゲート電極
９に入力信号を加えた場合、ドレイン・第２ゲー
ト共通電極１７から反転した信号が出力として取
り出せる。この際、第２トランジスタがノーマ
リ・オン形の電流非飽和特性を有しているため
に、従来のものに比較して大きな電流を流すこと
が可能となる。以下、これについて詳細に説明す
る。
先ず、この第２トランジスタの部分のみの構造
は、第３図のように示すことができる。即ち、絶
縁物基板１の上にｎ形高不純物濃度を有するカソ
ード領域（第２図のドレイン領域に相当）１３、
ｎ形能動層１４、ｐ形高不純物濃度のアノード領
域１５が形成され、ｎ形能動層１４の上にはゲー
ト絶縁膜８を介してゲート電極１７ａ（第２図で
はドレイン・第２ゲート共通電極１７）が設けら
れ、カソード領域１３、アノード領域１５の上に
はそれぞれカソード電極１７ｂ（第２図ではドレ
イン・第２ゲート共通電極１７）、アノード電極
１６が形成されている。ｎ形能動層１４の厚みtc
は、先に述べたようにこのｎ形能動層１４を構成
するｎ形半導体に固有のデバイ長ＬDEの３倍未満
である。この場合のデバイ長ＬDEは、いわゆる外
因性デバイ長であり、 によつて表わされる。ここではεS半導体の誘電
率であり、シリコンの場合には11.7×8.85×10-14
（Ｆ／cm）、ｋはボルツマン定数で1.38×10-23
（Ｊ／Ｋ）、Ｔは絶対温度（〓）、ｑは単位電荷量
で1.6×10-19（Ｃ）、ＮDは不純物を含む半導体の
キヤリア濃度で、室温（300〓）付近では不純物
濃度にほぼ等しい値をとるものである。このよう
なトランジスタにおいて、 〔A〕(i) 先ず、例えば能動層１４の厚みtcを0.26
（μｍ）、デバイ長ＬDEを0.22（μｍ）とし、
アノード・カソード間電圧ＶAKを正とした場
合に、第４図ａに示すようにゲート・カソー
ド間電圧ＶGKを負とすると、ｎ形能動層１４
の内部はほとんど空乏化され、該能動層１４
とゲート絶縁膜８との界面に正孔による反転
層が形成される。一方ＶAK＞０であるため
に、この反転層を通じてアノード領域１５か
ら能動層１４へ、能動層１４からカソード領
域１３へと正孔が注入される。同時に、界面
近傍でカソード領域１３から能動層１４へ、
能動層１４からアノード領域１５への電子が
注入される。従つて、アノード電流ＩAKは第
５図ａ イにＶGK＝−１（Ｖ）の場合を示す
ように、ＶAKが増加するに伴つて飽和するこ
となく増大する。またＶGKを正電圧とした場
合には、第４図ｂに示すように電子が能動層
１４の内部全体に過剰に蓄積される。この
時、全能動層１４の電子の濃度をｎ、真性半
導体のキヤリア濃度をniとして、低注入水準
での能動層１４の内部における正孔濃度ｐ
は、近似的にｐ＝ni2／ｎで与えられる。従
つて、第５図ａのロ，ハ，ニに示すようにＶ
GKが０（Ｖ）からＩ（Ｖ）、２（Ｖ）と増大
するに伴い、ｎが増大して能動層１４の内部
における電子のフエルミ・ポテンシヤルが増
大する結果、ｐ―ｎ接合のビルト・イン・ポ
テンシヤルが実効的に増加し、アノード電流
ＩAKは減少する。
は、第３図のように示すことができる。即ち、絶
縁物基板１の上にｎ形高不純物濃度を有するカソ
ード領域（第２図のドレイン領域に相当）１３、
ｎ形能動層１４、ｐ形高不純物濃度のアノード領
域１５が形成され、ｎ形能動層１４の上にはゲー
ト絶縁膜８を介してゲート電極１７ａ（第２図で
はドレイン・第２ゲート共通電極１７）が設けら
れ、カソード領域１３、アノード領域１５の上に
はそれぞれカソード電極１７ｂ（第２図ではドレ
イン・第２ゲート共通電極１７）、アノード電極
１６が形成されている。ｎ形能動層１４の厚みtc
は、先に述べたようにこのｎ形能動層１４を構成
するｎ形半導体に固有のデバイ長ＬDEの３倍未満
である。この場合のデバイ長ＬDEは、いわゆる外
因性デバイ長であり、 によつて表わされる。ここではεS半導体の誘電
率であり、シリコンの場合には11.7×8.85×10-14
（Ｆ／cm）、ｋはボルツマン定数で1.38×10-23
（Ｊ／Ｋ）、Ｔは絶対温度（〓）、ｑは単位電荷量
で1.6×10-19（Ｃ）、ＮDは不純物を含む半導体の
キヤリア濃度で、室温（300〓）付近では不純物
濃度にほぼ等しい値をとるものである。このよう
なトランジスタにおいて、 〔A〕(i) 先ず、例えば能動層１４の厚みtcを0.26
（μｍ）、デバイ長ＬDEを0.22（μｍ）とし、
アノード・カソード間電圧ＶAKを正とした場
合に、第４図ａに示すようにゲート・カソー
ド間電圧ＶGKを負とすると、ｎ形能動層１４
の内部はほとんど空乏化され、該能動層１４
とゲート絶縁膜８との界面に正孔による反転
層が形成される。一方ＶAK＞０であるため
に、この反転層を通じてアノード領域１５か
ら能動層１４へ、能動層１４からカソード領
域１３へと正孔が注入される。同時に、界面
近傍でカソード領域１３から能動層１４へ、
能動層１４からアノード領域１５への電子が
注入される。従つて、アノード電流ＩAKは第
５図ａ イにＶGK＝−１（Ｖ）の場合を示す
ように、ＶAKが増加するに伴つて飽和するこ
となく増大する。またＶGKを正電圧とした場
合には、第４図ｂに示すように電子が能動層
１４の内部全体に過剰に蓄積される。この
時、全能動層１４の電子の濃度をｎ、真性半
導体のキヤリア濃度をniとして、低注入水準
での能動層１４の内部における正孔濃度ｐ
は、近似的にｐ＝ni2／ｎで与えられる。従
つて、第５図ａのロ，ハ，ニに示すようにＶ
GKが０（Ｖ）からＩ（Ｖ）、２（Ｖ）と増大
するに伴い、ｎが増大して能動層１４の内部
における電子のフエルミ・ポテンシヤルが増
大する結果、ｐ―ｎ接合のビルト・イン・ポ
テンシヤルが実効的に増加し、アノード電流
ＩAKは減少する。
(ii) 次に、アノード・カソード間電圧ＶAKを負
とし、ゲート・カソード間電圧ＶGKを負とし
た場合、先ず、ＶGK＜ＶAK＜０の場合には、
第４図ｃに示すように能動層１４のゲート絶
縁膜８との界面領域全体に、正孔による反転
層が形成される。この時、ＶAK＜０であるた
めにカソード領域１３と該正孔の反転層とは
逆バイアスとなるが、反転層の正孔濃度が高
いためにカソード層１３と能動層１４との間
にトンネル電流もしくはアバランシエ電流の
性質を有するアノード電流ＩAKが流れる。こ
のＩAKは｜ＶAK｜の増大と共に増大する。ま
た、｜ＶGK｜が増大すると、反転層内の正孔
濃度が増大するためにＩAKはやはり増大す
る。また、ＶAK＜ＶGK＜０の場合には、能動
層１４とゲート絶縁膜８との界面のうちアノ
ード領域１５の側のある個所で、ＶGKによる
反転層束縛電界よりもＶAKによる電界の方が
強くなり、第４図ｄに示すように反転層が消
滅するピンチオフ現象が生ずる。この場合、
反転消滅点をピンチオフ点、またピンチオフ
が起こるアノード電圧をピンチオフ電圧Vp
と呼ぶ。このピンチオフによつてピンチオフ
点とアノード領域１５との間の抵抗値は高ま
り、反転層の抵抗値よりも十分に大きくな
る。このため、｜ＶAK｜｜ＶP｜となつた
場合には｜ＶAK｜を増大してももはやアノー
ド電流ＩAKは殆んど増加せず、飽和する。こ
の様子を表わしたのが第５図ｂであり、イ，
ロ，ハはそれぞれＶGKが−１、−２、−３
（Ｖ）の場合の特性を示している。
とし、ゲート・カソード間電圧ＶGKを負とし
た場合、先ず、ＶGK＜ＶAK＜０の場合には、
第４図ｃに示すように能動層１４のゲート絶
縁膜８との界面領域全体に、正孔による反転
層が形成される。この時、ＶAK＜０であるた
めにカソード領域１３と該正孔の反転層とは
逆バイアスとなるが、反転層の正孔濃度が高
いためにカソード層１３と能動層１４との間
にトンネル電流もしくはアバランシエ電流の
性質を有するアノード電流ＩAKが流れる。こ
のＩAKは｜ＶAK｜の増大と共に増大する。ま
た、｜ＶGK｜が増大すると、反転層内の正孔
濃度が増大するためにＩAKはやはり増大す
る。また、ＶAK＜ＶGK＜０の場合には、能動
層１４とゲート絶縁膜８との界面のうちアノ
ード領域１５の側のある個所で、ＶGKによる
反転層束縛電界よりもＶAKによる電界の方が
強くなり、第４図ｄに示すように反転層が消
滅するピンチオフ現象が生ずる。この場合、
反転消滅点をピンチオフ点、またピンチオフ
が起こるアノード電圧をピンチオフ電圧Vp
と呼ぶ。このピンチオフによつてピンチオフ
点とアノード領域１５との間の抵抗値は高ま
り、反転層の抵抗値よりも十分に大きくな
る。このため、｜ＶAK｜｜ＶP｜となつた
場合には｜ＶAK｜を増大してももはやアノー
ド電流ＩAKは殆んど増加せず、飽和する。こ
の様子を表わしたのが第５図ｂであり、イ，
ロ，ハはそれぞれＶGKが−１、−２、−３
（Ｖ）の場合の特性を示している。
〔B〕これに対し、例えば能動層１４の厚みtc
（0.62μｍ）がデバイ長ＬDE（0.19μｍ）より
もはるかに大きい場合についてみると、 (i) ＶAKを正に印加した場合、ＶGKを負とする
と、正孔による反転層が形成され、〔Ａ〕(i)
に述べたと類似の機構によつて、ＩAKはＶAK
の増大に伴つて指数関数的に増大すると共に
｜ＶGK｜に比例して増大する結果、第６図ａ
に示すような特性が得られる。即ち、曲線
イ，ロ，ハはそれぞぜＶGKが０、−１、−２
（Ｖ）の場合の特性を示している。他方、ＶG
Ｋを正とした場合、電子の高密度蓄積領域が
能動層１４のゲート絶縁膜８との界面から
3LDM未満程度の範囲に限られ、全能動層１
１を覆うまでには至らないために、〔Ａ〕(i)
に述べようなフエルミ・ポテンシヤル増大の
効果はなく、ＶGKの増大と共に能動層１８を
通過できる電子数が増大することにより、Ｉ
AKは増大する。ＩAKはまた、ＶAKの増加に伴
つて指数関数的に増大し、第６図ｂに示すよ
うな特性曲線が得られる。同図イ，ロ，ハは
ＶGKが０、１、２（Ｖ）の場合を示してい
る。
（0.62μｍ）がデバイ長ＬDE（0.19μｍ）より
もはるかに大きい場合についてみると、 (i) ＶAKを正に印加した場合、ＶGKを負とする
と、正孔による反転層が形成され、〔Ａ〕(i)
に述べたと類似の機構によつて、ＩAKはＶAK
の増大に伴つて指数関数的に増大すると共に
｜ＶGK｜に比例して増大する結果、第６図ａ
に示すような特性が得られる。即ち、曲線
イ，ロ，ハはそれぞぜＶGKが０、−１、−２
（Ｖ）の場合の特性を示している。他方、ＶG
Ｋを正とした場合、電子の高密度蓄積領域が
能動層１４のゲート絶縁膜８との界面から
3LDM未満程度の範囲に限られ、全能動層１
１を覆うまでには至らないために、〔Ａ〕(i)
に述べようなフエルミ・ポテンシヤル増大の
効果はなく、ＶGKの増大と共に能動層１８を
通過できる電子数が増大することにより、Ｉ
AKは増大する。ＩAKはまた、ＶAKの増加に伴
つて指数関数的に増大し、第６図ｂに示すよ
うな特性曲線が得られる。同図イ，ロ，ハは
ＶGKが０、１、２（Ｖ）の場合を示してい
る。
(ii) ＶAK、ＶGKを負に印加する。この場合、
〔Ａ〕(ii)に述べた特性と同じ特性が得られ
る。このように、tc≫ＬDEである場合にも電
流非飽和特性が得られるが、ＶGKを変化させ
てもその傾斜が変化するのみで、ＩAKが立ち
上がる点は常に変わらない。また、ＶGK＞０
でもＶGK＜０でもＶGK＝０の場合よりも傾斜
が小さくなることはない。従つて、任意のＩ
AKが得られる動作範囲は極めて小さい。
〔Ａ〕(ii)に述べた特性と同じ特性が得られ
る。このように、tc≫ＬDEである場合にも電
流非飽和特性が得られるが、ＶGKを変化させ
てもその傾斜が変化するのみで、ＩAKが立ち
上がる点は常に変わらない。また、ＶGK＞０
でもＶGK＜０でもＶGK＝０の場合よりも傾斜
が小さくなることはない。従つて、任意のＩ
AKが得られる動作範囲は極めて小さい。
これに対し、この発明の低電力形半導体装
置に第１トランジスタとして用いられている
トランジスタは、第５図ａに示すような良好
な電流非飽和特性を有するため、ＶGKの値を
適当に選択することによつて任意のＶAKで任
意のＩAKを得ることができる。
置に第１トランジスタとして用いられている
トランジスタは、第５図ａに示すような良好
な電流非飽和特性を有するため、ＶGKの値を
適当に選択することによつて任意のＶAKで任
意のＩAKを得ることができる。
このように第５図ａに示すような電流非飽和特
性が、能動層１４の厚みtcがデバイ長ＬDEに対し
て３倍未満程度と余り大きくならない場合にのみ
得られるということについては、次のようなこと
が、ひとつの理論的根拠として考えられる。
性が、能動層１４の厚みtcがデバイ長ＬDEに対し
て３倍未満程度と余り大きくならない場合にのみ
得られるということについては、次のようなこと
が、ひとつの理論的根拠として考えられる。
先ず、第３図のトランジスタが第５図ａの特性
を示すためには全能動層１４に電子が過剰に蓄積
されることが必要である。即ち、第７図に示すよ
うに、能動層１４とゲート絶縁膜８との界面Ａの
フラツド・バンド電圧ＶFBよりも大きいＶGKを印
加した場合に、能動層１４の内部の多数キヤリア
である電子の濃度ｎ（ｘ）が、 ｎ（ｘ）＞ＮD （０ｘtc） とならなければならない。
を示すためには全能動層１４に電子が過剰に蓄積
されることが必要である。即ち、第７図に示すよ
うに、能動層１４とゲート絶縁膜８との界面Ａの
フラツド・バンド電圧ＶFBよりも大きいＶGKを印
加した場合に、能動層１４の内部の多数キヤリア
である電子の濃度ｎ（ｘ）が、 ｎ（ｘ）＞ＮD （０ｘtc） とならなければならない。
そこで、ＶGK＞ＶFEの時の能動層１４における
キヤリアの分布の深さｄを近似的に求めてみる。
キヤリアの分布の深さｄを近似的に求めてみる。
先ず、このキヤリアの分布状態は第８図のよう
なモデルで示される。ここでｘ＝０は界面Ａを表
わす。先ず、ｎ（ｘ）は近似的に次のPoisson方
程式から導出することができる。
なモデルで示される。ここでｘ＝０は界面Ａを表
わす。先ず、ｎ（ｘ）は近似的に次のPoisson方
程式から導出することができる。
ｄ２φ／ｄｘ２＝ｑｎ（ｘ）／εｓ ………(1)
ここにφは半導体のフエルミ準位から計つたポ
テンシヤルとする。ｎ（ｘ）は次のように表わさ
れる。
テンシヤルとする。ｎ（ｘ）は次のように表わさ
れる。
ｎ（ｘ）＝ＮDexP（ｑφ／ｋＴ） ………(2)
(1)、(2)式を連立し、次の境界条件を置いてｎ
（ｘ）を解く。
（ｘ）を解く。
ここでφSはｘ＝０（界面Ａ）での表面ポテン
シヤルである。ｎ（ｘ）は次式で表わされる。
シヤルである。ｎ（ｘ）は次式で表わされる。
ｎ（ｘ）＝ＮD｛tan2〔ｘ／ＬDE−Ｃ〕＋１｝
Ｃ＝tan-1（√（s）−１）
通常容易にφs≫kT／ｑ（0.026（Ｖ））とす
ることができるので、Ｃπ／２となる。従つ
て、ｎ（ｄ）＝ＮDの条件を入れば、ｄは次式で与
えられる。
ることができるので、Ｃπ／２となる。従つ
て、ｎ（ｄ）＝ＮDの条件を入れば、ｄは次式で与
えられる。
ｄ＝π／２ＬDE1.57LDE
即ち、tc＜1.57LDEである時、全能動層１４で
ｎ（ｘ）＞ＮDとなり、所望の要件が満たされるこ
とになる。
ｎ（ｘ）＞ＮDとなり、所望の要件が満たされるこ
とになる。
先に述べた通り、この結論は理論的な近似解で
あり、現実には他の諸条件の影響も加わり、tc＜
3LDE程度であれば、所望の電流非飽和特性が得
られる。
あり、現実には他の諸条件の影響も加わり、tc＜
3LDE程度であれば、所望の電流非飽和特性が得
られる。
このように第２トランジスタが、第５図ａに示
すようなノーマリ・オン形の良好な電流非飽和特
性を有するために、従来のものに比較して大きな
電流を流すことができ、従つてより高速な動作が
可能となる。
すようなノーマリ・オン形の良好な電流非飽和特
性を有するために、従来のものに比較して大きな
電流を流すことができ、従つてより高速な動作が
可能となる。
以上説明したように、この発明による高速動作
半導体装置によれば、第２トランジスタとしてノ
ーマリ・オン形の良好な電流非飽和特性を示すト
ランジスタを用いたことにより、従来のものに比
較してより大きな電流を流すことができるため、
より高速な動作を行なわせることが可能であると
いう優れた効果を有し、高速論理回路用装置とし
て極めて有用である。
半導体装置によれば、第２トランジスタとしてノ
ーマリ・オン形の良好な電流非飽和特性を示すト
ランジスタを用いたことにより、従来のものに比
較してより大きな電流を流すことができるため、
より高速な動作を行なわせることが可能であると
いう優れた効果を有し、高速論理回路用装置とし
て極めて有用である。
第１図は従来の半導体装置の一例を示す断面
図、第２図はこの発明による高速動作半導体装置
の一実施例を示す断面図、第３図は第２図の第２
トランジスタ部分を示す断面図および略記号図、
第４図は第３図のトランジスタの動作機構を説明
する原理図、第５図はその電圧―電流特性図、第
６図は第３図のトランジスタの能動層の厚みをデ
バイ長の３倍以上に形成した素子の電圧―電流特
性図、第７図は第３図のトランジスタの構造定数
についての理論的考察のための模式的断面図、第
８図はそのキヤリア分布図である。 １……絶縁物基板、２……ソース領域、７……
ソース電極、８……ゲート絶縁膜、９……第１ゲ
ート電極、１２……ｎ形能動層、１３……ドレイ
ン領域、１４……ｎ形能動層、１５……アノード
領域、１６……アノード電極、１７……ドレイ
ン・第２ゲート共通電極。
図、第２図はこの発明による高速動作半導体装置
の一実施例を示す断面図、第３図は第２図の第２
トランジスタ部分を示す断面図および略記号図、
第４図は第３図のトランジスタの動作機構を説明
する原理図、第５図はその電圧―電流特性図、第
６図は第３図のトランジスタの能動層の厚みをデ
バイ長の３倍以上に形成した素子の電圧―電流特
性図、第７図は第３図のトランジスタの構造定数
についての理論的考察のための模式的断面図、第
８図はそのキヤリア分布図である。 １……絶縁物基板、２……ソース領域、７……
ソース電極、８……ゲート絶縁膜、９……第１ゲ
ート電極、１２……ｎ形能動層、１３……ドレイ
ン領域、１４……ｎ形能動層、１５……アノード
領域、１６……アノード電極、１７……ドレイ
ン・第２ゲート共通電極。
Claims (1)
- １ 絶縁物基板上に一連に並設された第１導電形
を有する高不純物濃度半導体によつて構成された
ソース領域、第１導電形能動層、第１導電形を有
する高不純物濃度半導体によつて構成されたドレ
イン領域、第１導電形能動層、第２導電形を有す
る高不純物濃度半導体によつて構成されたアノー
ド領域と、該両能動層上に形成されたゲート絶縁
膜と、該ゲート絶縁膜上に形成されたゲート電極
と、該ソース領域上に形成されたソース電極と、
該アノード領域上に形成されたアノード電極と、
該ドレイン領域上に形成されたドレイン電極とを
備え、前記アノード領域とドレイン領域とに挾ま
れた第１導電形能動層が該第１導電形能動層を構
成する半導体に固有のデバイ長の３倍未満の厚み
を有しかつ該第１導電形能動層上に形成されたゲ
ート電極と前記ドレイン電極とが電気的に接続さ
れていることを特徴とする高速動作半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131134A JPS5756971A (en) | 1980-09-20 | 1980-09-20 | High speed operation type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131134A JPS5756971A (en) | 1980-09-20 | 1980-09-20 | High speed operation type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5756971A JPS5756971A (en) | 1982-04-05 |
| JPS6235274B2 true JPS6235274B2 (ja) | 1987-07-31 |
Family
ID=15050775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55131134A Granted JPS5756971A (en) | 1980-09-20 | 1980-09-20 | High speed operation type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5756971A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
-
1980
- 1980-09-20 JP JP55131134A patent/JPS5756971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5756971A (en) | 1982-04-05 |
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