JPS623528A - Ｐｌｌ発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はフェイズロンクドルーブ（ＰＬＬ）発振器に係
り、特に低域通過フィルタによる低域応答特性を有する
ＰＬＬ発振器に関する。

〔従来の技術〕

ＰＬＬ発振器は入力する信号に同期して発振し。

入力する信号の位相変化に対する応答特性が変えられる
ので、入力信号の雑音除去回路として多（用いられてい
る。第４図は従来のＰＬＬ発振器の回路構成図である。

位相検出器ＰＦＤには入力端子ＩＮより加わる入力信号
と電圧制御発振器ＶＣＯの出力とが加わり９位相検出器
ＰＦＤはその二つの信号の位相差を検出する。そしてそ
の検出出力は抵抗ＲとコンデンサＣより成る低域通過フ
ィルタＬＰＦによって高域成分が除去され、電圧制御発
振器ＶＣＯの発振周波数制御入力に加わり、電圧制御発
振器ＶＣＯの発振周波数を決定する。そして電圧制御発
振器ＶＣＯの出力が出力端子０ｔＪＴより外部の回路へ
加わる。このＰＬＬ発振器の同期に関する動作は各方面
で報告されているので、ここでは省す。一般的にこの発
振器の同期範囲（入力信号に雑音がなく、ゆっくり変化
した時に発振器の出力が入力信号に同期する範囲）は電
圧制御発＠器ＶＣＯの電圧１周波数変換特性によって決
まる。また、ＰＬＬ発振器の同期範囲と入力信号に対す
る雑音改善特性とはほぼ無関係であり、雑音改善特性は
第４図における低域通過フィルタＬＰＦの特性によって
決まる。たとえば低域通過フィルタＬＰＦの通過域を低
くすることによって２通過域外での入力信号の位相の変
化は除去される。

雑音を除去する目的でこのＰＬＬ発振器を用いる場合に
は前述した様に低域通過フィルタＬＰＦの通過域を低く
している（尚、この低域通過フィルタの通過域を低くし
ても前述した同期はほとんど変化しない）。しかしなが
ら、低域通過フィルタＬＰＦの影響によって、電源投入
時から入力信号に同期するまでの時間さらには同期はず
れから同期するまでの時間が大となる問題を有している
。

第５図は電源投入時から同期定常状態となるまでの過渡
応答特性図である。横軸は時間Ｔ、縦軸は電圧制御発振
器ＶＣ○の発振周波数制御入力に加わる電圧Ｖを表して
いる。この特性図より明らかな様に電圧Ｖが一定となる
すなわち安定点Ｐを通過するまでの時間ｔは大となって
いる。この様なＰＬＬ発振器をたとえば同期通信システ
ムに用いた場合には電源投入時からすぐに使用すること
ができず、特定時間待たなければ通信できない問題があ
った。また、雑音等によって同期がはずれた場合にも同
様であった。これを改善し、それらの状態（電源投入時
や同期はずれ時）から同期状態となるまでの時間を短く
する為に、従来ではＰＬＬ発振器が非同期状態か同期状
態かを判別するロック検知器を設け、非同期状態では低
域通過フィルタの通過域を高クシ、同期状態では低くす
る様にロック検知器の結果で２１［！ｉｔの低域通過フ
ィルタを切換えていた。第６図は２個の低域通過フィル
タを切換ることによって安定するまでの時間を短くした
従来のＰＬＬ発振器の回路図である。第４図における低
域通過フィルタＬＰＦの位置に２個の低域通過フィルタ
ＬＰＦＯ，ＬＰＦＩを設け。

ロック検知器ＬＯＤの信号によって切換制御回路ＦＳが
切換器ＳＷを切換え、２個の低域通過フィルタＬＰＦＯ
，ＬＰＦＩの出力を選択して電圧制御発振器■ＣＯに加
える様に構成している。それぞれの低域通過フィルタＬ
ＰＦＯ，ＬＰＦＩは抵抗Ｒｏ　ｒ　Ｒ＋　＋　コンデン
サＣａ、Ｃ＋によって構成されており、それらの抵抗と
コンデンサの値はＲ＋＞＞Ｒｏ、　　Ｃ＋＞＞Ｃｏとな
る様に設定されており、低域通過フィルタＬＰＦＯの通
過域は低域通過フィルタＬＰＦ　１の通過域よりはるか
に低くなっている。尚、低域通過フィルタＬＰＦＯ，Ｌ
ＰＦ１の出力には増幅器ＡＭＰＯ，ＡＭＰＩが設けられ
ているが、こればポリウムより成る切換器ＳＷによって
れそれぞれの通過域が変化しない様に′する為のアイソ
レーション用の増幅器である。ロックの検知器より非同
期状態を表す信号が加わった時にはボリウムより成る切
換器ＳＷの接続位置が低域通過フィルタＬＰＦＯの出力
を選択する様に動作し、同期となった時には徐々に低域
通過フィルタＬＰＦＩの出力を選択する様に動作する。

第７図は第６図に示した従来回路の電源投入時から同期
安定状態となるまでの過渡応答特性図である。横軸は時
間Ｔ、縦軸は電圧制御発振器ＶＣＯの発振周波数制御入
力に加わる電圧Ｖを表している。同図より電圧Ｖが一定
となるすなわち安定点Ｐを通過するまでの時間ｔは第５
図に示した特性曲線の場合と比べはるかに短くなってい
る。尚。

期間ｔｏは低域通過フィルタＬＰＦＯを選択している期
間、１＋は低域通過フィルタＬＰＦ　１を選択している
期間を表す。一方、切換器ＳＷがポリラムで構成されて
いるのは７瞬時に切換わることによって再度ＰＬＬ発振
器が入力信号に対して非同期になることを防止する為で
ある。第７図の特性曲線図の期間ｔｘがそれに対応し、
切換器ＳＷのボリウムを変化させる途上の時間である。

しかしながら機械的に位置を変化させるボリウムでは高
速応答性に欠ける。そこで、ＰＬＬ発振器の同期状態を
保ちつつ低域通過フィルタＬＰＦＯの出力を低域通過フ
ィルタＬＰＦＩに電気的にスムーズに切換えることが考
えられるが、この場合は。

電気的な信号によってそれぞれの低域通過フィルタＬＰ
ＦＯ，ＬＰＦＩの出力をスムーズに切換える切換器ＳＷ
が必要であるぽかりか、それを制御する為の切換制御回
路ＦＳを必要とした。この為に、従来のＰＬＬ発振器は
回路が複雑となっていた。

〔発明の目的〕

本発明は上記従来の欠点に鑑み９回路が簡単でかつ非同
期状態から同期安定状態となるまでの時間が短いＰＬＬ
発振器を提供することを目的とした。

〔発明の要点〕

上記目的は本発明によれば電圧制御発振器と。

該電圧制御発振器の出力信号と外部機器より加わる入力
信号との位相差を検出する位相検出器と。

該位相検出器の検波出力の高域成分を除去して前記電圧
制御発振器の発振周波数制御端子に出力する低域通過フ
ィルタとからなるＰＬＬ発振器において１発振定常状態
でない時に前記低域通過フィルタに定電圧を加えて前記
低域通過フィルタの出力を定常電圧に近づける電圧印加
手段を備えたことを特徴としたＰ’　Ｌ　Ｌ発振器を提
供することにより達成される。そしてその作用は以下の
如くである。

前記制御発振器と、前記電圧制御発振器の出力信号と外
部機器より加わる入力信号との位相差を検出する位相検
出器と、前記位相検出器の高域成分を除去して前記電圧
制御発振器の発振周波数制御端子に加える低域通過フィ
ルタとでＰＬＬ発振回路を構成し、非同期時にスイッチ
手段をオンとして強制的に前記電圧制御発振器の発振周
波数制御端子に目的の発振周波数の近傍となるべき定電
圧を加え、定常状態に急速に近づけて入力信号に発振回
路の発振を同期させる。そしてスイッチ手段をオフとし
て、安定したＰＬＬ発振回路を構成させる。

〔発明の実施例〕

以下１図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のＰＬＬ発振器の回路構成図で
ある。第４図に示した従来の回路の低域通過フィルタＬ
ＰＦの抵抗ＲとコンデンサＣの接続点に、さらにロック
検知器ＬＯＤによってオン。

オフが制御されるスイッチＳＷＸとダイオードＤ。

を介して定電圧電源回路ｐｏｗの出力電圧が加わる様に
構成している。ロック検知器ＬＯＩ）は電圧制御発振器
ＶＣＯの出力が入力端子ＩＮより入力する入力信号と同
期していない時に非同期検出信号を出力する回路である
。電源投入時あるいは非同期時にはロック検知器より非
同期検知信号が出力され、この非同期検出信号によって
スイッチＳＷＸがオンとなる。これによって定電圧電源
回路ＰＯＷより出力される定電圧がスイッチＳＷＸ。

ダイオードＤｏを介して抵抗ＲとコンデンサＣの接続点
すなわち、電圧制御発振器ＶＣＯの発振周波数制御端子
に加わり、電圧制御発振器ＶＣＯの発振周波数を強制的
に目的の発振周波数の近傍にする。たとえば定電圧電源
回路ｐｏｗの出力電圧をｖｌとしたならば、電圧制御発
振器ＶＣＯの発振周波数制御端子にｖｌが加わることに
なる。尚。

説明の簡略化の為、ダイオードＤｏのジャンクション電
圧はＯＶとしている。この電圧■１は電圧制御発振器■
ＣＯの発振周波数を目的の周波数にする電圧つまり定常
状態の出力電圧よりわずかに低い電圧であり、この電圧
ｖＩが電圧制御発振器ＶＣＯに加わり発振周波数が変化
して同期状態に入るときには位相検出器ＰＦＤの出力電
圧の方が電圧ｖ１より高くなる。これによりダイオード
Ｄ。

に逆電圧が加わることによってダイオードはオフとなり
、電圧制御発振器ＶＣＯの発振周波数制御端子に加わる
電圧Ｖ′は位相検出器ＰＦＤの出力電圧となる。ここで
ダイオードＤＯがないとしたと、電圧制御発振器ＶＣＯ
の発振周波数制御端子に一定電圧Ｖｌがかかったままと
なり、ＰＬＬ発振器における周期はかからなくなってし
まう。ダイオードＤｏを設けたことにより１位相検出器
ＰＦＤの出力電圧が電圧ｖ１より高くなったときには、
ダイオードＤｏがオフとなり、定電圧電源回路ｐｏｗの
出力電圧■１を電圧制御発振器ＶＣＯの発振周波数制御
端子に印加しないこととなり。

この発振周波数制御端子には位相検出器ＰＦＤの出力電
圧（電圧ｖ１より高）が加わるので、ＰＬＬ発振器にお
ける同期ループが正常に動作することになる。位相検出
器ＰＦＤの出力電圧で電圧制御発振器ＶＣＯが制御され
電圧制御発振器ＶＣＯの発振出力は入力信号と同期した
ものとなる。第２図は第１図に示す本発明の実施例の電
源投入時から同期定常状態となるまでの過渡応答特性図
である。横軸は時間Ｔ、縦軸は電圧制御発振器ＶＣＯの
発振周波数制御入力に加わる電圧Ｖ′である。

尚、比較の為点線で従来回路の応答曲線図を示しである
。電源投入時０より急激に電圧Ｖ′が立上りｖｌとなる
。このＶｌが前述した定電圧電源回路ｐｏｗより出力さ
れる電圧である。同期状態に入る時には位相検出器ＰＦ
Ｄの出力がこの電圧■１より高くなり、安定点Ｐで同期
定常状態となる。

本発明の実施例の特性曲線（実線）と従来回路の特性曲
線とを比較した場合、電圧制御発振器ＶＣＯの発振周波
数制御入力に加わる電圧がｖ１以上においては同様の特
性となっているが、ＯＶから■１に変化するまでの時間
が本発明の実施例においては従来回路と比べはるかに短
くなっている。

よって従来回路の電源投入時から安定点を通過する時間
よりはるかに早（安定点Ｐを通過している。

第１図において、ロック検知器ＬＯＤには図示しないが
電圧制御発振器ＶＣＯ等の信号が加わっており、この信
号によって入力信号に出力が同期したかを判別する。第
２図の安定点Ｐはロック検知器ＬＯＤが同期を検出した
時点であり、この時点以後ロック検知器ＬＯＤはスイッ
チＳＷＸをオフとした。スイッチＳＷＸをオフどするこ
とにより、動作特性は従来の回路と同様となる。

前述した動作では、スイッチＳＷＸがオンとなっている
場合に同期に入る時には、ダイオードＤｏに逆バイアス
がかかってオフとなり、結果的には定電圧電源回路ｐｏ
ｗの電圧が低域通過フィルタＬＰＦに加わらない様に構
成されている。本発明は、このダイオードＤｏのオフに
よって同期がかかる様に構成する以外に、定電圧電源回
路ＰＯＷの内部抵抗を０Ωとしたのではなく、特定の値
としたことによって、ダイオードＤｏがオフとならなく
ても位相検出器ＰＦＤの検出信号が電圧制御発振器に加
わる様に構成することも可能である。

第３図は本発明の他の実施例の回路構成図であり、入力
信号に対し高い周波数の同期信号を出力するＰＬＬ発振
器を表している。抵抗Ｒ３とツェナーダイオードＺｒと
可変抵抗Ｒｖ　　とコンデンサＣ１で前述した第１図に
おける定電圧電源回路ＰＯＷの簡易形の定電圧電源回路
を構成している。

電源子Ｂは抵抗Ｒ２を介してツェナーダイオードＺｖ、
に接続されている。ツェナーダイオードＺ７の他端は可
変抵抗Ｒ，を介して接地されており。

可変抵抗ＲＶに流れる電流によってその両端に発生する
電圧とツェナーダイオードＺ７のツェナー電圧との加算
値がトランジスタＴ、のエミッタに加わる。可変抵抗Ｒ
〜の両端に発生する電圧はツェナー電圧と比べはるかに
低いのでトランジスタＴ１のエミッタにはほぼツェナー
電圧値が加わる。

尚、可変抵抗Ｒｖはこのエミッタに加わわる電圧値を微
小に変化させる為に設けられており、抵抗Ｒ３とツェナ
ーダイオードＺｒの接続点とグランド間に接続されてい
るコンデンサＣＰはトランジスタＴ７のエミッタとグラ
ンド間の交流インピーダンスを低下させる為のものであ
る。トランジスタＴ１のベースにはロック検知器ＬＯＤ
よりの出力信号が加わっており、非同期時にこのトラン
ジスタをオンとした信号すなわちエミッタに加わる電圧
より低いレベルの電圧値が加わり、同期時にオフとす、
る信号が加わる。よって非同期時には。

前述した簡易形の定電圧電源の電圧がダイオードＤを介
してフィルタに加わり２強制的に低域通過フィルタＬＰ
Ｆの出力が特定の電圧となる様になされている。尚特定
の電圧とは、この電圧が抵抗Ｒ／、増＠器ＡＭＰを介し
て電圧制御発振器ＶＣＯに加わった時に３分周器ＤＩＶ
より位相検出器ＰＦＤに加わる信号の周波数が入力信号
の周波数よりわずかに低い値となる値である。位相検出
器ＰＦＤ、低域通過フィルタＬＰＦ、抵抗Ｒｌ、増幅器
ＡＭＰ、電圧制御発振器ＶＣＯ，分周器ＤＩＶによって
１巡のループを形成しており１位相検出器ＰＦＤに加わ
る入力信号の周波数は分周器ＤＩＶの周波数が同一とな
る様に構成されているので電圧制御発振器ＶＣＯの発振
周波数は分周器ＤＩＶで分周される分だけ位相検出器Ｐ
ＦＤの入力信号の周波数より高（なっている。例えば分
周器ＤＩＶが１／４分周するものであるならば９位相検
出器ＰＦＤの入力信号に対し電圧制御発振器ＶＣＯは４
倍の発振周波数で発振する。尚、増幅器ＡＭＰは位相検
出器ＰＦＤの出力電圧が小さい為に、電圧制御発振器に
入力する電圧を高くする目的で挿入されており、抵抗Ｒ
′は増＠器の入力インピーダンスを高くする為のもので
ある。

この回路が同期状態であるならばトランジスタＴ７はオ
フであるので、入力信号に対する位相応答はほぼ抵抗Ｒ
とコンデンサＣより成る低域通過フィルタＬＰＦによっ
て決まる。しかしながら。

非同期時にはロック検知器より加わる信号によってトラ
ンジスタＴ、がオンとなるので、ダイオードＤを介して
ツェナーダイオードＺｒと可変抵抗ＲＶで決まる電圧が
低域通過フィルタＬＰＦに印加され、電圧制御発振器Ｖ
ＣＯには、増幅器ＡＭＰで増幅された電圧値が加わる。

この電圧値は電圧制御発振器ＶＣＯより発振する信号の
周波数を入力信号の周波数のほぼ４倍とした電圧であり
。

これにより９強制的に電圧制御発振器ＶＣＯの発振周波
数は入力信号の周波数のほぼ４倍となる。

電圧制御発振器ＶＣＯの発振周波数は分周器ＤＩＶで１
／４分周されるので５位相検出器ＰＦＤにはほぼ入力信
号の周波数に等しい（前述した様に実際にはわずかに低
い）信号が加わる。これにより、同期させる為位相検出
器ＰＦＤはトランジスタＴ、より低域通過フィルタＬＰ
Ｆに加わる電圧値より高い電圧を出力するのでダイオー
ドＤはオフとなり１位相検出器ＰＦＤの出力が低域通過
フィルタＬＰＦを介して増幅器ＡＭＰで増幅されて電圧
制御発振器■ＣＯに加わり、同期制御状態となる。同期
状態となればトランジスタＴ７はオフとなるので、第３
図の回路は低域通過フィルタＬＰＦの時定数で応答する
ＰＬＬ発振器となる。

第３図の本発明の他の実施例では、低域通過フィルタＬ
ＰＦには内部抵抗ＲＶ　なる定電圧電源の出力電圧が加
わるから２位相検出器ＰＦＤの出力は内部抵抗Ｒｖ　等
で分圧されるので減衰して電圧制御発振器ＶＣＯの発振
周波数制御端子に加わることになる。このため、ダイオ
ードＤがオン（電圧制御発振器ＶＣＯの周波数を定電圧
電源の電圧で低めに設定しない場合）であっても同期状
態となることが可能である。

〔発明の効果〕

以上述べた様に本発明は簡単な回路で非同期時に強制的
に低域通過フィルタに電圧を印加し、電圧制御発振器Ｖ
ＣＯの発振周波数を入力信号の周波数に近づけて同期さ
せるものであり２本発明によれば簡単な回路で同期安定
状態となるまでの時間が短いＰＬＬ発振器を得ることが
できる。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図。 第２図は第１図の本発明の実施例の応答特性曲線図。 第３図は本発明の他の実施例の回路構成図。 第４図、第６図は従来のＰＬＬ発振器の回路構成図。 第５図、第７図は第４図、第６図におけるそれぞれの応
答特性曲線図である。 ＰＦＤ・・・位相検出器。 ＬＰＦ・・・ローパスフィルタ。 ＶＣＯ・・・電圧制御発振器。 ＬＯＤ・・・ロック検知器。 ＳＷＸ・・・スイッチ。 Ｄｏ、Ｄ・　・ダイオード。 Ｔ７　・・・トランジスタ。 Ｚ、　・・・ツェナーダイオード。 Ｒｖ　　　・・・可変抵抗。 特許　出願人　　　カシオ計算機株式会社第　１　図 第２図 第３図

Claims (4)

【特許請求の範囲】
1. （１）電圧制御発振器と、該電圧制御発振器の出力信号
   と外部機器より加わる入力信号との位相差を検出する位
   相検出器と、該位相検出器の検波出力の高域成分を除去
   して前記電圧制御発振器の発振周波数制御端子に出力す
   る低域通過フィルタとからなるＰＬＬ発振器において、
   発振定常状態でない時に前記低域通過フィルタに定電圧
   を加えて前記低域通過フィルタの出力を定常電圧に近づ
   ける電圧印加手段を備えたことを特徴としたＰＬＬ発振
   器。
2. （２）前記電圧印加手段は電源とスイッチ手段よりなり
   、該スイッチ手段はダイオードを有し、少なくとも定常
   状態の時には前記ダイオードはオフとなることを特徴と
   した特許請求の範囲第１項記載のＰＬＬ発振器。
3. （３）前記電圧印加手段は電源とスイッチ手段からなり
   、前記スイッチ手段はＰＬＬ発振器が定常状態のときに
   オフとなるスイッチ部を有することを特徴とした特許請
   求の範囲第１項記載のＰＬＬ発振器。
4. （４）前記スイッチ手段は、少なくとも定常状態のとき
   にはオフとなるダイオードを有することを特徴とした特
   許請求の範囲第３項記載のＰＬＬ発振器。