JPS6235525A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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- JPS6235525A JPS6235525A JP17316185A JP17316185A JPS6235525A JP S6235525 A JPS6235525 A JP S6235525A JP 17316185 A JP17316185 A JP 17316185A JP 17316185 A JP17316185 A JP 17316185A JP S6235525 A JPS6235525 A JP S6235525A
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- JP
- Japan
- Prior art keywords
- film
- patterns
- integrated circuit
- parts
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の要約
絶縁性フィルム上に多数の同一形状の配線パターンを一
定間隔で形成し、このフイ゛ルムを搬送しながら、この
フィルムの配線パターン上の所定位置に必要な素子を順
次実装し、最後に、上記フィルムを各配線パターンの領
域ごとに切断し、切断されたフィルムを基板としてその
上に実装された素子を含む回路を最終的な混成集積回路
とすることを特徴とする混成集積回路の製造方法。
定間隔で形成し、このフイ゛ルムを搬送しながら、この
フィルムの配線パターン上の所定位置に必要な素子を順
次実装し、最後に、上記フィルムを各配線パターンの領
域ごとに切断し、切断されたフィルムを基板としてその
上に実装された素子を含む回路を最終的な混成集積回路
とすることを特徴とする混成集積回路の製造方法。
［技術分野］
この発明は、基板上に複数の素子（ＩＣチップを含む）
が実装された混成集積回路の製造方法に関する。
が実装された混成集積回路の製造方法に関する。
［発明の目的］ 。
この発明は、製造工程の自動化が可能な混成集積回路の
製造方法を提供することを目的とする。
製造方法を提供することを目的とする。
［発明の構成］
この発明による混成集積回路の製造方法は、絶縁性フィ
ルム上に多数の同一形状の配線パターンを一定間隔で形
成し、このフィルムを搬送しながら、このフィルムの配
線パターン上の所定位置に必要な素子を順次実装し、最
後に、上記フィル′ムを各配線パターンの領域ごとに切
断し、切断されたフィルムを基板としてその上に実装さ
れた素子を含む回路を最終的な混成集積回路として得る
ことを特徴とする。
ルム上に多数の同一形状の配線パターンを一定間隔で形
成し、このフィルムを搬送しながら、このフィルムの配
線パターン上の所定位置に必要な素子を順次実装し、最
後に、上記フィル′ムを各配線パターンの領域ごとに切
断し、切断されたフィルムを基板としてその上に実装さ
れた素子を含む回路を最終的な混成集積回路として得る
ことを特徴とする。
上記フィルムの少なくとも一側にそって，フイルム送り
爪に係合する多数の孔を一定間隔で形成しておくことに
より，フイルムの送りを正確にかつ確実にすることがで
きる。
爪に係合する多数の孔を一定間隔で形成しておくことに
より，フイルムの送りを正確にかつ確実にすることがで
きる。
上記フィルムは、ポリイミド、ポリエステルまたはガラ
スエポキシ等からなる。
スエポキシ等からなる。
図面を参照してこの発明をさらに詳しく説明する。
絶縁性フィルム２０の両側には、一定間隔で孔２１があ
けられている。フィルム２０の搬送装置は，フイルム２
０の孔２１に係合する爪３１をもったロール３０や同じ
ように爪３１をもった円盤３２等から構成されている。
けられている。フィルム２０の搬送装置は，フイルム２
０の孔２１に係合する爪３１をもったロール３０や同じ
ように爪３１をもった円盤３２等から構成されている。
これらのロール３０１円盤３２が間欠的に回転駆動され
ることにより，フイルム２０は各ステージごとに間欠的
に送られてい（。
ることにより，フイルム２０は各ステージごとに間欠的
に送られてい（。
フィルム２０には、所定の配線パターンＰが、所要の金
属、たとえばＡＪ！、Ｃｕ、Ａｕ等を用いて印刷、これ
らの金属のエツチングその他の方法によって形成されて
いる。銅箔からなる配線パターン上の一部または全部に
ハンダや金のメッキ等を施こしてもよい。この配線パタ
ーンＰは、同一パターンのものがフィルム２０の長手方
向に所定間隔で多数設けられている。
属、たとえばＡＪ！、Ｃｕ、Ａｕ等を用いて印刷、これ
らの金属のエツチングその他の方法によって形成されて
いる。銅箔からなる配線パターン上の一部または全部に
ハンダや金のメッキ等を施こしてもよい。この配線パタ
ーンＰは、同一パターンのものがフィルム２０の長手方
向に所定間隔で多数設けられている。
このようなフィルム２０がステージ１〜９まで送られる
過程で２次のような処理、加工が行なわれる。
過程で２次のような処理、加工が行なわれる。
ステージ１では、ホンダ（そのヘッドが符号３３で示さ
れている）によって、トランジスタやダイオード等のペ
レット２２が真空吸着されて、配線パターンＰの所定位
置まで運ばれ、これらのペレットのダイ・ボンディング
が行なわれる。
れている）によって、トランジスタやダイオード等のペ
レット２２が真空吸着されて、配線パターンＰの所定位
置まで運ばれ、これらのペレットのダイ・ボンディング
が行なわれる。
ステージ２では、トランジスタ、ダイオード・ペレット
２２のワイヤ・ボンディングが行なわれる。
２２のワイヤ・ボンディングが行なわれる。
続いて、ステージ３では、配線パターンＰの別の場所に
ディスペンサ（そのヘッドが符号３４で示されている）
によってバンダークリームが塗布°される。塗布された
ハンダ・クリームｈがステージ４においてハツチングで
示されている。スクリーン印刷によってハンダ・クリー
ムを付着させてもよい。
ディスペンサ（そのヘッドが符号３４で示されている）
によってバンダークリームが塗布°される。塗布された
ハンダ・クリームｈがステージ４においてハツチングで
示されている。スクリーン印刷によってハンダ・クリー
ムを付着させてもよい。
ステージ５では、チップ抵抗体、コンデンサ等のチップ
部品が塗布されたハンダ拳りリームｈ上にマウントされ
る。
部品が塗布されたハンダ拳りリームｈ上にマウントされ
る。
ステージ６では、バンブ付きのＩＣ（フリップチップＩ
Ｃ）２４が、配線パターンＰ上のさらに別の場所にフェ
イスダウン・ボンディングされる。
Ｃ）２４が、配線パターンＰ上のさらに別の場所にフェ
イスダウン・ボンディングされる。
こめ後、配線パターンＰ上の各部品はハンダ・リフロー
炉３６に送られ、ハンダのりフロー処理が行なわれる。
炉３６に送られ、ハンダのりフロー処理が行なわれる。
これにより、チップ部品２３やＩＣ２４のハンダ付けが
完了する。リフローされたチップ部品２３．ＩＣ２４が
ステージ７に現われる。
完了する。リフローされたチップ部品２３．ＩＣ２４が
ステージ７に現われる。
ステージ８では、注入口３５からエポキシ樹脂。
シリコン樹脂２５等が供給され、配線パターンＰ。
その上のペレット２２．チップ部品２３．ＩＣ２４等が
封止され、ステージ９でこの樹脂が硬化する。
封止され、ステージ９でこの樹脂が硬化する。
この後，フイルム２０は巻取られ、別の工程でカッティ
ングが行なわれる。ステージ８の位置において破線Ｃで
示す線が切断線であり、この破線Ｃにより切離されたフ
ィルム部分、その上の配線パターンおよび樹脂封止され
た各種素子が混成集積回路の最終製品となる。カットさ
れたフィルム部分がこの製品の基板となっている。
ングが行なわれる。ステージ８の位置において破線Ｃで
示す線が切断線であり、この破線Ｃにより切離されたフ
ィルム部分、その上の配線パターンおよび樹脂封止され
た各種素子が混成集積回路の最終製品となる。カットさ
れたフィルム部分がこの製品の基板となっている。
カッティング工程を、ステージ９とフィルム巻取リステ
ージとの間に設けてもよい。
ージとの間に設けてもよい。
［発明の効果コ
以上のようにこの発明の製造方法によると、絶縁性フィ
ルムを搬送しながらこのフィルム上の配線パターンに各
種の素子等を実装していくことができるので、製造工程
の自動化を達成することができる。フィルムそれ自体が
混成集積回路製品の基板となるから、別途に基板を用意
する必要はない。セラミック基板上へのスクリーン印刷
等では配線パターンを高精度に形成することは困難であ
るが（たとえば、隣接パターン間の間隔は１５０μｍ程
度）、上述のフィルムを用いると配線パターンをエツチ
ングにより形成することができ°るので、微細パターン
の形成と高密度化（たとえば１間隔７５μｍ）が可能と
なる。銅箔等の配線導体パターンに、ハンダ・メッキ、
金メッキを部分的にまたは全面的に精度よく行なえるの
で、ワイヤボンディングやフリップチップ−ボンディン
グなどの高密度実装法を採用することが可能となる。
ルムを搬送しながらこのフィルム上の配線パターンに各
種の素子等を実装していくことができるので、製造工程
の自動化を達成することができる。フィルムそれ自体が
混成集積回路製品の基板となるから、別途に基板を用意
する必要はない。セラミック基板上へのスクリーン印刷
等では配線パターンを高精度に形成することは困難であ
るが（たとえば、隣接パターン間の間隔は１５０μｍ程
度）、上述のフィルムを用いると配線パターンをエツチ
ングにより形成することができ°るので、微細パターン
の形成と高密度化（たとえば１間隔７５μｍ）が可能と
なる。銅箔等の配線導体パターンに、ハンダ・メッキ、
金メッキを部分的にまたは全面的に精度よく行なえるの
で、ワイヤボンディングやフリップチップ−ボンディン
グなどの高密度実装法を採用することが可能となる。
図面はこの発明による製造方法の工程を示す斜視図であ
る。 ２０・・・フィルム、２１・・・孔。 ２２・・・トランジスタ、ダイオード等のベレット。 ２３・・・チップ抵抗体、コンデンサ等のチップ部品。 ２４・・・バンブ付ＩＣ，２５・・・樹脂。 Ｐ・・・配線導体パターン。 ｈ・・・ハンダ・クリーム。 以 上
る。 ２０・・・フィルム、２１・・・孔。 ２２・・・トランジスタ、ダイオード等のベレット。 ２３・・・チップ抵抗体、コンデンサ等のチップ部品。 ２４・・・バンブ付ＩＣ，２５・・・樹脂。 Ｐ・・・配線導体パターン。 ｈ・・・ハンダ・クリーム。 以 上
Claims (2)
- （１）絶縁性フイルム上に多数の同一形状の配線パター
ンを一定間隔で形成し， このフイルムを搬送しながら，このフイルムの配線パタ
ーン上の所定位置に必要な素子を順次実装し， 最後に，上記フイルムを各配線パターンの領域ごとに切
断し，切断されたフイルムを基板としてその上に実装さ
れた素子を含む回路を最終的な混成集積回路として得る
， 混成集積回路の製造方法。 - （２）上記フイルムの少なくとも一側にそって，フイル
ム送り爪と係合する多数の孔が一定間隔で形成されてい
ることを特徴とする，特許請求の範囲第（１）項に記載
の混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17316185A JPS6235525A (ja) | 1985-08-08 | 1985-08-08 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17316185A JPS6235525A (ja) | 1985-08-08 | 1985-08-08 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235525A true JPS6235525A (ja) | 1987-02-16 |
Family
ID=15955229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17316185A Pending JPS6235525A (ja) | 1985-08-08 | 1985-08-08 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235525A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130457A (en) * | 1981-02-04 | 1982-08-12 | Sanyo Electric Co Ltd | Mass assembling method of semiconductor device |
-
1985
- 1985-08-08 JP JP17316185A patent/JPS6235525A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130457A (en) * | 1981-02-04 | 1982-08-12 | Sanyo Electric Co Ltd | Mass assembling method of semiconductor device |
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