JPS6235700B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル回路シミユレーシヨン装
置に関し、特に、並列的にデータが入力されたこ
とに応じて動作する論理素子を含むようなデイジ
タル回路のシミユレーシヨン装置に関する。

最近では、超LSIによつて複雑なデイジタル回
路を集積化することにより、生産コストに対する
性能性が以前より比較的改善されてきている。デ
イジタル回路を超LSIによつて集積化すると、装
置の小形化およびコストの低下を図ることができ
るが、超LSI化するにあたつて欠点がないわけで
はない。すなわち、超LSIによつて回路集積度を
向上してもその技術変化への対応力には限度があ
り、開発設計から製造に至るまでに要する期間が
長くなり、また設計誤りを検出し訂正することが
非常に困難になつてきている。設計誤りが存在し
た場合、以前にも増して多大の経済的損失を伴う
ので、開発段階のできるだけ早い時期に設計の検
証を行なうことが望まれる。とりわけ、システム
の論理機能を初期段階で完全に検出することが重
要である。なぜならば、設計の後期段階で論理誤
りが見つかつた場合、相当量無駄な物理的再設計
を必要とするからである。

このような回路検証のために、従来より汎用コ
ンピユータを利用した回路シミユレーシヨン方法
がある。しかしながら、前述のごとく集積度が向
上して、システムに含まれる素子数が飛躍的に増
加すると、汎用コンピユータを利用した方法では
プログラミングおよび実行処理に限界が生じつつ
ある。すなわち、検証しようとするシステムが大
規模になるにしたがつて、検証に必要とするプロ
グラム量、記憶容量、計算時間が大幅に増大する
からである。これは、主として対象となる論理回
路の動作が並列的であり、同時に回路の各部の入
出力状態が変化するのに対して、汎用コンピユー
タにおいては並列的な動作をノイマン型の逐次的
な処理に展開しなくてはならないことに起因す
る。このような問題点を解消するために、並列処
理方式あるいはパイプライン方式によるハードウ
エア構成が提案され、これによつて実行処理時間
を短縮化することが可能である。けれども、プロ
グラミングの改善に対する配慮は従来からほとん
どなされていなかつた。

それゆえに、この発明の主たる目的は、並列的
に動作する論理素子をそのまま並列的にシミユレ
ーシヨンすることができ、しかも比較的簡単な構
成であつて安価なデイジタル回路シミユレーシヨ
ン装置を提供することである。

この発明は、要約すれば、デイジタル回路に含
まれる各素子に関するデータを各素子ごとに実行
制御手段に設定しておき、或る着目する処理実行
以前の世代における履歴データを用いて次の世代
のデータが処理されるような履歴依存系素子につ
いては或る着目する世代以前の履歴データを履歴
データ記憶手段に記憶しておく。これらの実行制
御手段および履歴データ記憶手段は直接接続さ
れ、これに対して共通バスを介して入力設定手段
と演算処理手段が個別的に接続される。そして、
入力設定手段から実行制御手段に対して入力デー
タが設定されるかあるいは入力データが設定され
たときに、実行制御手段が履歴データ記憶手段か
ら履歴データを読出したことに応じて、すべての
データの設定された素子に関するデータを演算処
理手段に与え、演算処理手段が対応する素子の論
理演算を行なうように構成したものである。

この発明の上述の目的およびその他の目的と特
徴は以下に図面を参照して行なう詳細な説明から
一層明らかとなろう。

第１図はこの発明の一実施例の概略ブロツク図
であり、第２図は第１図に含まれる入出力サブシ
ステム２の概略ブロツク図であり、第３図は第１
図に示す実行制御ユニツトおよび機能メモリ３の
概略ブロツク図である。

まず、第１図ないし第３図を参照して、この発
明の一実施例の概略の構成について説明する。こ
の発明の一実施例におけるシミユレーシヨン装置
は、共通バス１に接続された入出力サブシステム
２と実行制御ユニツトおよび機能メモリを含む複
数のユニツト３ａ，３ｂ，３ｃ…と複数の演算処
理ユニツト４ａ，４ｂとから構成される。入出力
サブシステム２は第２図に示すように、シミユレ
ーシヨンされるべきデイジタル回路の入力数に対
応した入力パケツト群２１ないし２３と、アービ
タ２４と、デイジタル回路の出力数に対応した出
力パケツト群２５ないし２７と、デイストリビユ
ータ２８とを含む。アービタ２４は入力パケツト
群２１ないし２３のいずれかからのパケツトを選
択して共通バス１に与えるものである。また、デ
イストリビユータ２８は共通バス１から与えられ
た出力パケツトを出力パケツト群２５ないし２７
のいずれかに設定するためのものである。

ユニツト３ａ，３ｂ，３ｃ…は第３図に示すよ
うに、実行制御ユニツト３１と機能メモリ３２と
を含むが、実行制御ユニツト３１は複数のテンプ
レート３１１と３１２と制御部３１３とから構成
される。テンプレート３１１および３１２は後述
の第４図に示すようなシミユレーシヨンされるべ
きデイジタル回路に含まれる各素子に関するデー
タを記憶するものである。すなわち、テンプレー
ト３１１にはANDゲート５が３入力ANDゲート
であることを表わすデータ・デレー量、出力数お
よび出力先がＤタイプフリツプフロツプ６および
OUT１であることを表わすデータがそれぞれ予
め記憶される。同様にして、テンプレート３１２
にはＤタイプフリツプフロツプ６に関するデータ
が記憶される。なお、テンプレート３１２はＤタ
イプフリツプフロツプ６の動作に関するデータを
記憶しているが、保持状態のデータは機能メモリ
３２に記憶される。

すなわち、機能メモリ３２はＤタイプフリツプ
フロツプ６を表わすデータは世代内参照回数とし
てたとえばＤタイプフリツプフロツプの出力結線
数が書込まれる。さらに、機能メモリ３２のエリ
ア３２１には世代番号、参照数、データを１つの
セツトとして記憶する欄が複数設けられる。そし
て、初期状態においてエリア３２１には世代番号
として１、参照回数として世代内参照回数ここで
は１が設定され、データの項にはＤタイプフリツ
プフロツプ６の初期状態における出力状態のデー
タが設定され、それ以外の項にはすべて０が書込
まれる。

第４図はシミユレーシヨンされるべきデイジタ
ル回路の一例を示す図であり、第５Ａ図は第４図
に示すＤタイプフリツプフロツプ６を示す図であ
り、第５Ｂ図はＤタイプフリツプフロツプ６の論
理波形図であり、第６図は入力データの波形図で
あり、第７図は第４図の各部の波形図である。

次に、第１図ないし第７図を参照してこの発明
の一実施例の具体的な動作について説明する。ま
ず、シミユレーシヨンされるべきデイジタル回路
は第４図に示すようにANDゲート５とＤタイプ
フリツプフロツプ６とを含む。このデイジタル回
路は入力IN１，IN２およびクロツクパルスが入
力されるIN３ならびに出力OUT１を含む。出力
OUT１にはクロツク信号のタイミングにより制
御された信号が出力される。そして、第５Ｂ図に
示すように時間軸をクロツク信号の１周期ごとに
分割した単位を世代として、この世代ごとに波形
の解析を行なう。また、入力されるデータは第６
図に示すように波形の初期レベルＩ、波形の変化
タイミングの前縁Tj１（ｊ＝１、２、３…）、変
化の最大傾きαｊ１、変化タイミングの後縁Tj
２、変化の最小傾きαｊ２を有している。このよ
うな波形のパラメータを設定することにより、各
素子の伝搬遅延時間のばらつき、駆動入力数、配
線容量などによる出力負荷変動に伴う波形の立上
がりおよび立下がり特性を表現する。

上述のパラメータで表わされる第世代として
たとえば第０世代の入力データIN１，IN２およ
びＤタイプフリツプフロツプ６の初期状態を表わ
すデータは入力パケツト２１ないし２３として入
出力サブシステム２に設定される。入出力サブシ
ステム２のアービタ２４は各パケツト２１ないし
２３をその時点において実行処理していないすな
わちアイドルないずれかたとえばユニツト３ａに
与える。そのユニツト３ａに含まれる実行制御ユ
ニツト３１は入力パケツト２１を受取ると、制御
部３１３がテンプレート３１１のデータ１のエリ
アにセツトし、入力パケツト２２に基づくデータ
をテンプレート３１１のデータ２のエリアにセツ
トする。さらに、Ｄタイプフリツプフロツプ６の
初期状態を表わすパケツト２３は機能メモリ３２
のエリア３２１にセツトされる。また、制御部３
１３はテンプレート３１１のデータ３のエリアが
機能メモリ３２からＤタイプフリツプフロツプ６
の初期状態におけるデータを要求するものである
ため、機能メモリ３２から初期状態のデータを読
出してデータ３のエリアにセツトする。このと
き、制御部３１３は機能メモリ３２のエリア３２
１に参照回数として、データを１回参照したこと
により１をセツトする。このようにして、テンプ
レート３１１に必要な入力データがセツトされる
と、テンプレート３１１はアクテイブになり、制
御部３１３はテンプレート３１１にセツトされて
いるデータを読出していずれかの演算処理部４に
与える。演算処理部４はテンプレート３１１から
のデータに基づいて、論理積演算ならびに論理応
答波形を演算して、データの送られてきたユニツ
ト３ａに与える。すると、そのユニツト３ａに含
まれる制御部３１３は演算結果のデータをテンプ
レート３１１にセツトされている出力先データに
与える。すなわち、テンプレート３１１には出力
先としてＤタイプフリツプフロツプ６のＤ入力な
らびに出力端OUT１がセツトされているため、
テンプレート３１２のデータ１に演算結果のデー
タをセツトする。さらに、制御部３１３は出力先
として出力端OUT１がセツトされているので、
演算結果のデータを入出力サブシステム２に与え
る。入出力サブシステム２のデイストリビユータ
２８はその演算結果のデータを出力パケツト２５
にセツトする。

一方、テンプレート３１２はデータ１のエリア
にANDゲート５の演算結果のデータがセツトさ
れたことによりアクテイブ状態になる。そして、
制御部３１３はテンプレート３１２のデータを演
算処理ユニツト４に与える。演算処理ユニツト４
は与えられたデータに基づいてＤタイプフリツプ
フロツプ６に対応する演算を行なう。このとき、
演算処理ユニツトはＤタイプフリツプフロツプ６
が履歴依存性を有する素子であるため、次の世代
における出力波形のデータとしてユニツト３ａに
送り返す。すると、そのユニツト３ａの制御部３
３はテンプレート３１２に、機能メモリ３２にセ
ツトすべきであることを示すデータが書込まれて
いるので、演算結果としての出力波形のデータを
次の世代の処理を行なうアイドルなユニツトたと
えば３ｂに与える。このようにして、第０世代に
おける演算処理が完了する。そして、次の世代以
降の演算処理はほぼ第０世代の場合と同様にし
て、ユニツト３ｂによつて行なわれる。但し、各
機能メモリ３２は演算結果のデータとして直前の
世代の演算を行なつたユニツト３ａから受取り、
入出力サブシステム２からは入力データIN１お
よびIN２のみを受取る。また、ユニツト３ｂか
ら入出力サブシステム２へは機能メモリ３２に記
憶された状態データの変化の有無も合わせて送ら
れる。そして、入出力サブシステム２は状態変化
および入力データの変化がともにない世代では、
出力データも変化しないので、その世代の演算処
理を省略するようにし、次に入力データの変化が
起こる世代を次の世代として、その入力データを
たとえばユニツト３ｃに与える。このように、変
化のない世代の演算処理を省略することにより、
効率を高めることができる。

上述のごとく、この実施例では、テンプレート
３１１および３１２に必要な入力データがセツト
されたタイミングで処理を行なうようにしたの
で、実行制御ユニツト３１、機能メモリ３２およ
び演算処理ユニツト４をそれぞれ複数台設けるこ
とにより、入出力サブシステム２は或る世代の処
理がすべて完了するのを待つことなく、次の世代
の入力データをアイドルな実行制御ユニツト３１
および機能メモリ３２に与えることができ、異な
つた世代の解析を同時に行なうことができる。そ
の結果、処理速度を著しく早めることができる。
また、実行制御ユニツト３１と機能メモリ３２と
を結合したユニツトを複数設けるようにしたの
で、機能メモリ３２を実行制御ユニツト３１とは
個別的に設けてそれぞれを共通バスに接続する場
合に比べて、実行制御ユニツト３１―共通バス１
―機能メモリ３２―共通バス１―実行制御ユニツ
ト３１というデータの流れが、実行制御ユニツト
３１と機能メモリ３２との間の直接的な伝送にな
るので、データの伝送に要する時間を大幅に短縮
することができる。また、各世代におけるデータ
を別々の機能メモリ３２に記憶するようにしたの
で、データが１個の機能メモリ３２に集中するこ
とがなく、データ伝送の際における待ち時間を短
縮することができる。さらに、機能メモリ３２を
分散したので１個の大容量メモリを用いることな
く、安価な小容量のメモリを複数設けて構成でき
るので、コストを低減することができる。また、
入出力サブシステム２、実行制御ユニツト３１と
機能メモリ３２および演算処理ユニツト４はいず
れもたとえば８ビツトのマイクロコンピユータの
ような処理機能を有する素子を用いて実現できる
ため、処理速度の速い論理回路シミユレーシヨン
装置を安価であつてかつ小形に構成できる。

以上のように、この発明によれば、履歴データ
を記憶する履歴データ記憶手段と、各素子に関す
るデータを記憶し、入力データが設定されたこと
に応じて実行処理を行なう実行制御手段とを直接
接続し、これと入力設定手段および演算処理手段
を個別的に共通バスで接続するようにしたので、
実行制御手段と履歴データ記憶手段との間のデー
タのやりとりを極めて短い時間で行なうことがで
き、演算処理手段は実行制御手段から出力された
データに基づいて各素子の論理演算を行なうこと
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロツク図
である。第２図は第１図に示す入出力サブシステ
ムの概略ブロツク図である。第３図は第１図に示
す実行制御ユニツトと機能メモリの概略ブロツク
図である。第４図はこの発明の一実施例によつて
シミユレーシヨンされるべきデイジタル回路の一
例を示す図である。第５Ａ図は第４図に示すＤタ
イプフリツプフロツプを示す図である。第５Ｂ図
は第５Ａ図のＤタイプフリツプフロツプの波形図
である。第６図は入力データの波形図である。第
７図はシミユレーシヨンされたデイジタル回路の
波形図である。 図において、１は共通バス、２は入出力サブシ
ステム、２１ないし２３は入力パケツト、２４は
アービタ、２５ないし２７は出力パケツト、３は
実行制御ユニツトおよ機能メモリ、４は演算処理
ユニツト、５はANDゲート、６はＤタイプフリ
ツプフロツプを示す。

Claims (1)

1. 【特許請求の範囲】 １ 論理素子と、或る処理実行以前の世代におけ
   るデータを用いて次の世代のデータが処理される
   ような履歴依存系素子とを含むデイジタル回路を
   シミユレートするデイジタル回路シミユレーシヨ
   ン装置であつて、 共通バス、 前記デイジタル回路に入力されるべき入力デー
   タを設定するための入力設定手段、 前記履歴依存系素子の前記或る処理実行以前の
   世代の履歴データを記憶する履歴データ記憶手
   段、 前記各素子に関するデータを各素子ごとに記憶
   し、前記入力設定手段から入力データが設定され
   るかあるいは前記入力データが設定されかつ前記
   履歴データ記憶手段から前記履歴データを読出し
   て設定し、すべてのデータの設定された素子に関
   するデータを出力する実行制御手段、および 前記実行制御手段からのデータに基づいて、各
   素子の論理演算を行なう演算処理手段を備え、 前記入力設定手段と前記実行制御手段と前記演
   算処理手段は個別的に前記共通バスに接続されか
   つ前記履歴データ記憶手段は前記実行制御手段に
   直接接続されることを特徴とする、デイジタル回
   路シミユレーシヨン装置。 ２ 前記演算処理手段は複数設けられて、それぞ
   れ個別的に前記共通バスに接続され、 前記実行制御手段および前記履歴データ記憶手
   段はそれぞれ複数組設けられ、各組ごとに個別的
   に前記共通バスに接続され、 前記各実行制御手段はそれぞれ対応する履歴デ
   ータ記憶手段から履歴データを読出して出力し、 前記各演算処理手段は、実行制御手段から出力
   されたデータに基づいて並列的に論理演算を行な
   うようにした、特許請求の範囲第１項記載のデイ
   ジタル回路シミユレーシヨン装置。