JPS6235699B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル回路シミユレーシヨン装
置に関し、特に、並列的にデータが入力されたこ
とに応じて動作する論理素子を含むようなデイジ
タル回路のシミユレーシヨン装置に関する。

最近では、超LSIによつて複雑なデイジタル回
路を集積化することにより、生産コストに対する
性能性が以前より比較的改善されてきている。デ
イジタル回路を超LSIによつて集積化すると、装
置の小形化およびコストの低下を図ることができ
るが、超LSI化するにあたつて欠点がないわけで
はない。すなわち、超LSIによつて回路集積度を
向上してもその技術変化への対応力には限度があ
り、開発設計から製造に至るまでに要する期間が
長くなり、また設計誤りを検出し訂正することが
非常に困難になつてきている。設計誤りが存在し
た場合、以前にも増して多大の経済的損失を伴う
ので、開発段階のできるだけ早い時期に設計の検
証を行なうことが望まれる。とりわけ、システム
の論理機能を初期段階で完全に検証することが重
要である。なぜならば、設計の後期段階で論理誤
りが見つかつた場合、相当量無駄な物理的再設計
を必要とするからである。

このような回路検証のために、従来より汎用コ
ンピユータを利用した回路シミユレーシヨン方法
がある。しかしながら、前述のごとく集積度が向
上して、システムに含まれる素子数が飛躍的に増
加すると、汎用コンピユータを利用した方法では
プログラミングおよび実行処理に限界が生じつつ
ある。すなわち、検証しようとするシステムが大
規模になるにしたがつて、検証に必要とするプロ
グラム量、記憶容量、計算時間が大幅に増大する
からである。これは、主として対象となる論理回
路の動作が並列的であり、同時に回路の各部の入
出力状態が変化するのに対して、汎用コンピユー
タにおいては並列的な動作をノイマン型の逐次的
な処理に展開しなくてはならないことに起因す
る。このような問題点を解消するために、並列処
理方式あるいはパイプライン方式によるハードウ
エア構成が提案され、これによつて実行処理時間
を短縮化することが可能である。けれども、プロ
グラミングの改善に対する配慮は従来からほとん
どなされていなかつた。

それゆえに、この発明の主たる目的は、並列的
に動作する論理素子をそのまま並列的にシミユレ
ーシヨンすることができ、しかも比較的簡単な構
成であつて安価なデイジタル回路シミユレーシヨ
ン装置を提供することである。

この発明は、要約すれば、デイジタル回路に含
まれる各素子に関するデータを各素子ごとに記憶
せしめると同時に、着目する世代より以前の世代
における履歴データを用いて次の世代のデータが
処理されるような履歴依存処理については或る着
目する世代前のデータを記憶しておき、各素子の
うち入力設定手段から入力データが設定されるか
あるいは入力データとともに履歴データが設定さ
れたことに応じて、そのデータの設定された素子
に関する演算を実行してシミユレーシヨンするよ
うに構成したものである。

この発明の上述の目的および他の目的と特徴は
以下に図面を参照して行なう詳細な説明から一層
明らかとなろう。

第１図はこの発明の一実施例の概略ブロツク図
であり、第２図は第１図に含まれる入出力サブシ
ステム１の概略ブロツク図であり、第３図は第１
図に示す実行制御ユニツト２の概略ブロツク図で
ある。

まず、第１図ないし第３図を参照してこの発明
の一実施例の概略の構成について説明する。この
発明の一実施例におけるシミユレーシヨン装置は
入出力サブシステム１と実行制御ユニツト２と機
能メモリ３とから構成される。そして、入出力サ
ブシステム１と実行制御ユニツト２と機能メモリ
３は共通バス４によつて接続される。

入出力サブシステム１は第２図に示すように、
シミユレーシヨンされるべきデイジタル回路の入
力数に対応した入力パケツト群１１ないし１３
と、アービタ１４と、デイジタル回路の出力数に
対応した出力パケツト群１５ないし１７と、デイ
ストリビユータ１８とを含む。アービタ１４は入
力パケツト群１１ないし１３のいずれかからのパ
ケツトを選択して共通バス４に与えるものであ
る。また、デイストリビユータ１８は共通バス４
から与えられた出力パケツトを出力パケツト群１
５ないし１７のいずれかに設定するためのもので
ある。

実行制御ユニツト２は第３図に示すように、共
通バス４に接続されるデイストリビユータ２１と
複数のテンプレート２２ないし２４と、アービタ
２５と、ALU２６とから構成される。デイスト
リビユータ２１は共通バス４に接続され、入出力
サブシステム１あるいは機能メモリ３から与えら
れたデータをテンプレート２２ないし２４のいず
れかに設定したり、あるいはALU２６で演算さ
れたデータを共通バス４に与えるためのものであ
る。テンプレート２２ないし２４は後述の第４図
で詳細に説明するが、シミユレーシヨンされるべ
きデイジタル回路に含まれる各素子に関するデー
タを記憶するものである。アービタ２５はテンプ
レート２２ないし２４のいずれかから読出された
データをALU２６に与えるものである。ALU２
６は基本的な素子を特徴付ける演算機能、すなわ
ちたとえばANDゲートであれば論理積演算機能
を有しており、素子特有の電気的特性たとえば伝
達遅延特性などを演算するものである。

機能メモリ３は後述の第５図で詳細に説明する
が、たとえばＤタイプフリツプフロツプのよう
に、着目する世代以前、すなわち、クロツクパル
スが入力されるまでの或る単位時間前の状態のデ
ータを保持していて、次のクロツクパルスが入力
されたとき、保持していたデータを用いてその出
力状態が決定されるような履歴依存素子における
初期状態のデータを記憶するものである。

第４図は第３図に示すテンプレート２２ないし
２４に記憶されるデータを示す図であり、第５図
は機能メモリ３に記憶されるデータを示す図であ
り、第６Ａ図ないし第６Ｃ図は伝送されるパケツ
トの内容を示す図であり、第７図はこの発明の一
実施例によつてシミユレーシヨンされるべきデイ
ジタル回路の一例を示す図である。

テンプレート２２には第４図に示すように、た
とえば第７図に示すNANDゲート８に関するデー
タを記憶するためのエリアが設けられている。す
なわち、このテンプレート２２にはNANDゲート
８が２入力NANDであることを表わすデータ、デ
レー量、出力数および出力先がORゲート１０の
一方入力端であることを表わすデータがそれぞれ
予め記憶されている。また入力データの格納場所
としてデータ１、データ２のエリアが設けられて
いる。同様にして、テンプレート２３にはORゲ
ート１０に関する同種のデータが記憶され、テン
プレート２４にはＤタイプフリツプフロツプ９に
関する同種のデータが記憶されている。なお、テ
ンプレート２４はＤタイプフリツプフロツプ９の
動作に関するデータを記憶しているが、Ｄタイプ
フリツプフロツプ９の保持状態のデータは前述の
ごとく機能メモリ３に記憶されている。

すなわち、機能メモリ３は第５図に示すように
インターフエイス３０と複数のフリツプフロツプ
に関するデータを記憶するためのエリア３１ない
し３３が設けられる。各エリアには要素名として
たとえばＤタイプフリツプフロツプを表わすデー
タが、また世代内参照回路としてたとえばＤタイ
プフリツプフロツプの出力結線数が予め書込まれ
ている。さらに、各エリアには世代番号、参照
数、データを１つのセツトとして記憶する欄が複
数設けられる。なお、第７図に示すシミユレーシ
ヨンされるべきデイジタル回路にはＤタイプフリ
ツプフロツプが１つしか設けられていないので、
この実施例ではエリア３１のみが用いられる。そ
して、初期状態においてエリア３１には世代番号
として１、参照回数として世代内参照回数ここで
は１が設定されていて、データの項にはＤタイプ
フリツプフロツプ９の初期状態における出力状態
が設定され、それ以外の項にはすべて０が書込ま
れている。

次に、第１図ないし第７図を参照してこの発明
の一実施例の具体的な動作について説明する。入
力１ないし２に対応するデータは入出力サブシス
テム１に与えられる。入出力サブシステム１で
は、入力１ないし２に対応するパケツトIN１な
いしIN２を作成し、それをアービタ１４から共
通バス４を介して実行制御ユニツト２に与える。
実行制御ユニツト２では、パケツトIN１のデー
タを受取ると、そのデータをデイストリビユータ
２１によつてテンプレート２２のデータ１のエリ
アにセツトする。続いて、パケツトIN２のデー
タは同様にしてテンプレート２２のデータ２のエ
リアと、テンプレート２４のデータ１のエリアに
セツトされる。このようにして、テンプレート２
２に必要なデータがすべてセツトされると、テン
プレート２２はアクテイブな状態になり、テンプ
レート２２にセツトされたデータはアービタ２５
を介してALU２６に転送される。ALU２６はテ
ンプレート２２にセツトされているデータに基づ
いて必要とされる演算を実行する。すなわち、テ
ンプレート２２はNANDゲート８に対応するもの
であるため、論理積演算を実行し、NANDゲート
８の出力に現われる論理およびデレー量を演算す
る。この演算結果はテンプレート２２にセツトさ
れている出力先すなわちORゲート１０に対応す
るテンプレート２３のデータ１のエリアにセツト
される。

一方テンプレート２４は、データ１のエリアは
セツトされたがステータスのエリアはまだセツト
されていない状態にある。このエリアにセツトさ
れるべきデータはＤタイプフリツプフロツプの初
期状態のデータであり、機能メモリ３に記憶され
ている。テンプレート２４をアクテイブにするた
めにはこのデータを機能メモリ３から読み取る作
業が必要であるが、この作業はテンプレート２４
にデータ１が到着することがトリガーとなつて開
始される。すなわち、実行制御ユニツト２は第６
Ａ図に示す読出要求パケツト５を機能メモリ３に
与える。この読出要求パケツト５には回路要素名
としてＤタイプフリツプフロツプ、世代番号とし
て１および読出されたデータの行先としてテンプ
レート２４がそれぞれ情報として含まれている。
機能メモリ３に含まれるインターフエイス３０は
読出要求パケツト５を受取ると、その読出要求パ
ケツトに含まれる回路要素名に一致するエリア３
１からデータを読出す。すなわち、世代番号１に
一致するエリアからＤタイプフリツプフロツプ９
の初期状態におけるデータを読出すとともに、デ
ータを１回読出したことを示すために参照回数を
１だけ減少させる。エリア３１から読出されたデ
ータはインターフエイス３０によつて第６Ｂ図に
示すようなパケツト６として構成され、このパケ
ツト６が共通バス４を介して実行制御ユニツト２
に転送される。実行制御ユニツト２では機能メモ
リ３から送られたパケツト６に基づいて、データ
行先がテンプレート２４であることを判別して、
テンプレート２４のステータスのエリアに読出デ
ータを書込む。

このようにして、テンプレート２４はすべての
データがセツトされたことによりアクテイブとな
り、各データはアービタ２５を介してALU２６
に転送され、そこで必要とされる演算が行なわれ
る。この演算はＤタイプフリツプフロツプ９の動
作を決定するための演算であつて、機能メモリ３
から与えられた初期状態におけるデータと、Ｄ入
力に対応するデータ１とに基づいて、Ｄタイプフ
リツプフロツプ９の出力状態が決定される。この
ようにして、演算されたＤタイプフリツプフロツ
プ９の出力データはテンプレート２３のデータ２
のエリアにセツトされる。さらに、実行制御ユニ
ツト２は演算したＤタイプフリツプフロツプ９の
出力データを機能メモリ３に書込むための処理を
行なう。

すなわち、実行制御ユニツト２は第６Ｃ図に示
す書込要求パケツト７を作成する。この書込要求
パケツト７には、機能メモリ３のエリア３１を指
定するために回路要素名としてＤタイプフリツプ
フロツプ、世代番号として１ならびに演算したＤ
タイプフリツプフロツプ９の出力データが書込デ
ータとして含まれている。機能メモリ３のインタ
ーフエイス３０は書込要求パケツト７を受取る
と、書込要求パケツト７に含まれている回路要素
名に一致するエリア３１のうち参照回数が０の欄
を捜し、その欄の世代番号の項には入力パケツト
の世代番号より１だけ大きい数を、参照回数の項
には世代内参照回数を、データの項には書込デー
タを書込む。

他方、テンプレート２３はデータ２のエリアに
Ｄタイプフリツプフロツプ９の出力データがセツ
トされたことによりアクテイブな状態になり、必
要な演算すなわちテンプレート２３がORゲート
１０に対応するものであるため、論理和演算を行
なう。そして、演算されたデータはデイストリビ
ユータ２１から共通バス４を介して入出力サブシ
ステム１に含まれるパケツトOUT１に出力され
る。

続いて、入出力サブシステム１には、次のクロ
ツクパルスに対応する次の単位時間における入力
データが与えられ、上述の動作を繰返して各単位
時間におけるシミユレーシヨンが行なわれる。こ
の場合、機能メモリ３のエリア３１のデータの項
には前述のごとく或る世代において動作したＤタ
イプフリツプフロツプ９の出力データがセツトさ
れているので、次の世代において入力２が変化し
たデータが与えられれば、機能メモリ３からのデ
ータを読込むことにより、Ｄタイプフリツプフロ
ツプ９の出力データが演算される。

上述のごとく、シミユレーシヨンされるべきデ
イジタル回路に含まれる各素子に関するデータを
各素子ごとにテンプレートにセツトすることによ
つて実行プログラムを作成することができ、シミ
ユレーシヨンされるべきデイジタル回路と実行プ
ログラムとの整合性をとることができる。そし
て、各素子に対応する演算順序はテンプレートに
セツトされるデータのみによつて規定され、それ
以外の順序規定を不要にすることができる。ま
た、機能メモリ３に複数のフリツプフロツプのよ
うな履歴依存系素子に関するデータを記憶するた
めのエリアを個別的に設けたので、シミユレーシ
ヨンされるべきデイジタル回路に複数のフリツプ
フロツプが設けられていても、それぞれのフリツ
プフロツプについて実行制御ユニツト２から機能
メモリ３をアクセスすることが可能となる。

なお、或る世代の処理において、機能メモリ３
にセツトされた書込データに変化がなくかつその
次の世代の入力が直前の世代の入力と同じであれ
ば、その次の世代でＤタイプフリツプフロツプ９
の出力は変化しない。したがつて、このような場
合には、入出力サブシステム１は入力パケツトの
転送を行なわずに、前の世代の出力パケツトのデ
ータをそのまま出力するようにすれば、演算の必
要のない世代をスキツプすることができ、処理効
率を高めることができる。また、実行制御ユニツ
ト２を複数設け、各世代ごとに各実行制御ユニツ
ト２を割当てるようにすれば、たとえ複雑なデイ
ジタル回路であつても、各実行制御ユニツト２が
演算を均等に分担することができる。その結果、
シミユレーシヨンされるべきデイジタル回路に含
まれる並列処理部分がたとえ多くても極めて高速
に処理することができる。

さらに、上述の実施例では、実行制御ユニツト
２内に複数のテンプレート２２ないし２４と
ALU２６とを設けたが、ALU２６を分離して演
算装置として複数設け、実行制御ユニツト２も複
数設けるようにしてもよい。そうすれば、複数の
並列回路を同時に処理できるため、高速なシミユ
レーシヨンを可能にできる。

以上のように、この発明によれば、デイジタル
回路に含まれる各素子に関するデータを記憶して
おくとともに、履歴依存素子については着目する
世代より以前の世代のデータを記憶しておき、各
素子について入力データが設定されるかあるいは
履歴依存素子に関して入力データとともに履歴デ
ータが設定されたことに応じてデータの設定され
た素子に関する演算を実行するようにしたので、
シミユレートされるべきデイジタル回路に対応す
る実行プログラムを作成することができる。そし
て、シミユレーシヨンの実行順序は各素子に関す
るデータがすべて設定されているか否かによつて
規定され、それ以外の順序規定を不要にすること
ができる。したがつて、並列性を有するデイジタ
ル回路のシミユレーシヨンを比較的簡単な構成で
実行することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロツク図
である。第２図は第１図に示す入出力サブシステ
ムの概略ブロツク図である。第３図は第１図に示
す実行制御ユニツトの概略ブロツク図である。第
４図は実行制御ユニツトに含まれるテンプレート
に記憶されるデータを示す図である。第５図は第
１図に示す機能メモリに記憶されるデータを示す
図である。第６Ａ図ないし第６Ｃ図はパケツトを
示す図である。第７図はこの発明の一実施例によ
つてシミユレーシヨンされるべきデイジタル回路
の一例を示す図である。 図において、１は入出力サブシステム、１１な
いし１３は入力パケツト、１４はアービタ、１５
ないし１７は出力パケツト、１８はデイストリビ
ユータ、２は実行制御ユニツト、２１はデイスト
リビユータ、２２ないし２４はテンプレート、２
５はアービタ、２６はALU、３は機能メモリ、
８はNANDゲート、９はＤタイプフリツプフロツ
プ、１０はORゲートを示す。

Claims (1)

1. 【特許請求の範囲】 １ 論理素子と、或る処理実行以前の世代におけ
   るデータを用いて次の世代のデータが処理される
   ような履歴依存素子とを含むデイジタル回路をシ
   ミユレートするデイジタル回路シミユレーシヨン
   装置であつて、 前記各素子に入力されるべき入力データを設定
   するための入力設定手段、 前記履歴依存素子の前記或る処理実行以前の世
   代の履歴データを記憶する履歴データ記憶手段、 前記各素子に関するデータを各論理素子ごとに
   記憶する複数の素子データ記憶手段、および 前記複数の素子データ記憶手段のいずれかに前
   記入力設定手段から入力データが設定されるかあ
   るいは前記入力データとともに前記履歴データ記
   憶手段からのデータが設定されたことに応じて、
   データの設定された素子に関する演算を実行する
   実行制御手段を備えた、デイジタル回路シミユレ
   ーシヨン装置。 ２ 前記実行制御手段は前記演算の実行によつて
   得られた結果のデータを当該素子の出力が接続さ
   れる素子に対応する素子データ記憶手段に設定す
   るための手段を含む、特許請求の範囲第１項記載
   のデイジタル回路シミユレーシヨン装置。 ３ 前記実行制御手段は、前記履歴依存素子の次
   の世代における演算の実行によつて得られた結果
   のデータを前記履歴データ記憶手段の前記或る実
   行世代前のデータに代えて記憶させる手段を含
   む、特許請求の範囲第１項記載のデイジタル回路
   シミユレーシヨン装置。