JPS6237737A - マイクロプロセツサ回路 - Google Patents
マイクロプロセツサ回路Info
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- JPS6237737A JPS6237737A JP60177155A JP17715585A JPS6237737A JP S6237737 A JPS6237737 A JP S6237737A JP 60177155 A JP60177155 A JP 60177155A JP 17715585 A JP17715585 A JP 17715585A JP S6237737 A JPS6237737 A JP S6237737A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
多くのマイクロプロセッサは、構成要素であるランダム
アクセスメモリ（ＲＡＭ ）やレジスタの間で保持して
いるデータ全圧いに転送したり、演算したりする部分（
以下人ＬＵと呼ぶ）と、プログラムの実行アドレスを決
定したり、実行しているコマンドに応じてＡＬＵの各素
子を制御する信号を生成したりする部分（以下ＣＣＵと
呼ぶ）とに分けることができる。
アクセスメモリ（ＲＡＭ ）やレジスタの間で保持して
いるデータ全圧いに転送したり、演算したりする部分（
以下人ＬＵと呼ぶ）と、プログラムの実行アドレスを決
定したり、実行しているコマンドに応じてＡＬＵの各素
子を制御する信号を生成したりする部分（以下ＣＣＵと
呼ぶ）とに分けることができる。
本発明はマイクロプロセッサ回路のＡＬＵの構成に関す
るものである。
るものである。
従来の技術
近年システム全構成する場合に、マイクロプロセッサ全
構成要素にすることによって、ハードウェアの規模を小
さくしたり、ハードウェアの構成全シンプルにしたり、
システムの柔軟性を高めたりする試みがさかんになされ
ている。
構成要素にすることによって、ハードウェアの規模を小
さくしたり、ハードウェアの構成全シンプルにしたり、
システムの柔軟性を高めたりする試みがさかんになされ
ている。
以下図面全参照しながら、従来のマイクロプロセッサ回
路の１例について説明する。
路の１例について説明する。
第２図は従来のマイクロプロセッサ回路の人ＬＵの構成
図全示すもめであり、第３図はマイクロプロセッサのタ
イミングチャートｆｃ示すものである。
図全示すもめであり、第３図はマイクロプロセッサのタ
イミングチャートｆｃ示すものである。
第２図において、１は１つの出力信号端子と１つの制御
入力信号端子と２つの入力信号端子を有し、演算の種類
が制御入力信号によって決定される演算器である。２は
１つの出力信号端子と１つのクロック入力信号端子と１
つの入力信号端子全有し、クロック入力信号の立上りエ
ツジにより入力信号が保持され出力信号端子上に出力さ
れるレジスタである。３は１つの出力信号端子と１つの
制御入力信号端子と２つの入力信号端子を有し、２つの
入力信号のうちどれを選択して出力されるかが制御入力
信号によって決定されるセレクタである。
入力信号端子と２つの入力信号端子を有し、演算の種類
が制御入力信号によって決定される演算器である。２は
１つの出力信号端子と１つのクロック入力信号端子と１
つの入力信号端子全有し、クロック入力信号の立上りエ
ツジにより入力信号が保持され出力信号端子上に出力さ
れるレジスタである。３は１つの出力信号端子と１つの
制御入力信号端子と２つの入力信号端子を有し、２つの
入力信号のうちどれを選択して出力されるかが制御入力
信号によって決定されるセレクタである。
４は１つの出力信号端子と１つの制御入力信号端子と３
つの入力信号端子を有し、３つの入力信号のうちどれを
選択して出力するかが、制御入力信号によって決定され
るセレクタである。５，６は１つの出力信号端子と１つ
の制御入力信号端子と１つの入力信号端子を有し、入力
信号を出力信号端子上に出力するか、出力信号端子をハ
イインピーダンスにするかが制御入力信号によって決定
されるトライステートゲートである。７は１つのデータ
出力信号端子と１つの書き込み入力信号端子と１つのア
ドレス入力信号端子と１つのデータ入力信号端子を有し
、書き込み入力信号のハイレベルの期間にアドレス入力
信号が示すアドレスの場所にデータ入力信号のデータを
格納し、吉き込み入力信号がローレベルの期間にアドレ
ス入力信号が示すアドレスの場所のデータをデータ出力
信号端子上に出力するＲＡＭである。第２図に示すよう
に、演算器１の第１の入力信号端子はレジスタ２の出力
信号端子に接続され、演算器１の第２の入力信号端子は
セレクタ３の出力信号端子に接、続され、レジスタ２の
入力信号端子はセレクタ４の出力信号端子に接続され、
セレクタ３の第１の入力信号端子はトライステートゲー
ト５の出力信号端子に接続され、セレクタ３の第２の入
力信号端子は実行中のプログラムコードの１部を出力し
ているＣＣＵの素子の出力信号端子に接続され、セレク
タ４の第１の入力信号端子はレジスタ２の出力信号端子
に接続され、セレクタ４の第２の入力信号端子は演算器
１の出力信号端子に接続され、セレクタ４の第３の入力
信号端子はトライステートゲート６の出力信号端子に接
続され、トライステートゲート５の入力信号端子はレジ
スタ２の出力信号端子に接続され、ＲＡＭ７のデータ入
力信号端子はトライステートゲート５の出力信号端子に
接続され、トライステートゲート６の入力信号端子はＲ
ＡＭ７のデータ出力信号端子に接続され、トライステー
トゲート６の出力信号端子はトライステートゲート６の
出力信号端子に接続され、ＲＡＭ７のアドレス入力信号
端子は実行中のコマンドのコードの１部全出力している
ＣＣＵの素子の出力信号端子に接続され、上述した各素
子の制御入力信号端子は実行中のコマンドのコードのデ
コード値全出力しているＣＣＵの素子の出力信号端子に
接続され、２のクロック入力信号端子は第３図（ａ）
Ｍ ＣＫの信号が入力され、ＲＡＭ７の書き込み入力信
号端子は第３図（ｃ）ＷＥと実行中のコマンドのコード
のデコード値との論理積（ＡＮＤ）全とった信号を発生
しているＣＣＵの素子の出力信号端子に接続されている
。なお実行中のコマンドのコード及びコマンドのコード
のデコード値全出力しているＣＣＵの素子の出力信号端
子上の信号のバリッド期間を第３図（ｂ）に示す。
つの入力信号端子を有し、３つの入力信号のうちどれを
選択して出力するかが、制御入力信号によって決定され
るセレクタである。５，６は１つの出力信号端子と１つ
の制御入力信号端子と１つの入力信号端子を有し、入力
信号を出力信号端子上に出力するか、出力信号端子をハ
イインピーダンスにするかが制御入力信号によって決定
されるトライステートゲートである。７は１つのデータ
出力信号端子と１つの書き込み入力信号端子と１つのア
ドレス入力信号端子と１つのデータ入力信号端子を有し
、書き込み入力信号のハイレベルの期間にアドレス入力
信号が示すアドレスの場所にデータ入力信号のデータを
格納し、吉き込み入力信号がローレベルの期間にアドレ
ス入力信号が示すアドレスの場所のデータをデータ出力
信号端子上に出力するＲＡＭである。第２図に示すよう
に、演算器１の第１の入力信号端子はレジスタ２の出力
信号端子に接続され、演算器１の第２の入力信号端子は
セレクタ３の出力信号端子に接、続され、レジスタ２の
入力信号端子はセレクタ４の出力信号端子に接続され、
セレクタ３の第１の入力信号端子はトライステートゲー
ト５の出力信号端子に接続され、セレクタ３の第２の入
力信号端子は実行中のプログラムコードの１部を出力し
ているＣＣＵの素子の出力信号端子に接続され、セレク
タ４の第１の入力信号端子はレジスタ２の出力信号端子
に接続され、セレクタ４の第２の入力信号端子は演算器
１の出力信号端子に接続され、セレクタ４の第３の入力
信号端子はトライステートゲート６の出力信号端子に接
続され、トライステートゲート５の入力信号端子はレジ
スタ２の出力信号端子に接続され、ＲＡＭ７のデータ入
力信号端子はトライステートゲート５の出力信号端子に
接続され、トライステートゲート６の入力信号端子はＲ
ＡＭ７のデータ出力信号端子に接続され、トライステー
トゲート６の出力信号端子はトライステートゲート６の
出力信号端子に接続され、ＲＡＭ７のアドレス入力信号
端子は実行中のコマンドのコードの１部全出力している
ＣＣＵの素子の出力信号端子に接続され、上述した各素
子の制御入力信号端子は実行中のコマンドのコードのデ
コード値全出力しているＣＣＵの素子の出力信号端子に
接続され、２のクロック入力信号端子は第３図（ａ）
Ｍ ＣＫの信号が入力され、ＲＡＭ７の書き込み入力信
号端子は第３図（ｃ）ＷＥと実行中のコマンドのコード
のデコード値との論理積（ＡＮＤ）全とった信号を発生
しているＣＣＵの素子の出力信号端子に接続されている
。なお実行中のコマンドのコード及びコマンドのコード
のデコード値全出力しているＣＣＵの素子の出力信号端
子上の信号のバリッド期間を第３図（ｂ）に示す。
以上のように構成されたマイクロプロセッサについて、
以下その構成によって実現できるコマンドについて説明
する。
以下その構成によって実現できるコマンドについて説明
する。
まずマイクロプロセッサ回路のＡＬＵが」二連のような
構成をとるときにＡＬＵに関係するマイクロプロセッサ
の主要なコマンドとして４種顛考えることができる。第
１のコマンドは、レジスタ２のデータとＲＡＭ７のデー
タと全演算して求まったデータをレジスタ２に格納する
コマンドであり、第２のコマンドは、レジスタ２のデー
タと実行中のコマンドのコードの一部とを演算して求ま
ったデータ全レジスタ２に格納するコマンドであり、第
３のコマンドは、レジスタ２のデータ全ＲＡＭ７に格納
するコマンドであり、第４のコマンドは、ＲＡＭ７のデ
ータをレジスタ２に格納するコマンドである。第１のコ
マンドは、セレクタ４が演算器１の出力信号全選択して
出力し、セレクタ３がトライステートゲート６の出力信
号を選択して出力し、トライステートゲート５が出力信
号全選択ハイインピーダンスにし、トライステートゲー
ト６が出力信号端子上に入力信号全出力し、ＲＡＭ７の
書き込み入力信号がローレベルである状態のときに実現
される。その状態のときには、レジスタ２のデータは演
算器１の第１の入力信号端子に入力されており、ＲＡＭ
７のデータはトライステートゲート６とセレクタ３とを
経由して演算器１の第２の入力信号端子に入力されてお
り、それら両データの演算した結果がセレクタ４を経由
してレジスタ２に格納される。第２のコマンドは、セレ
クタ４が演算器１の出力信号を選択して出力し、セレク
タ３が実行中のコマンドのコードの１部を選択して出力
し、ＲＡＭ７の書き込み入力信号がハイレベルである状
態のときに実現される。その状態のときには、レジスタ
２のデータは演算器１の入力信号端子に入力されており
、コマンドのコードの１部はセレクタ３を経由して演算
器１の第２の入力信号端子に入力されており、それら両
データを演算した結果がセレクタ４を経由してレジスタ
２に格納される。第３のコマンドはセレクタ４がレジス
タ２の出力信号を選択して出力し、トライステートゲー
ト５が出力信号端子上に入力信号全出力し、トライステ
ートゲート６が出力信号端子全ハイインピーダンスにし
、ＲＡＭ７の書き込み入力信号端子上の信号が第３図（
ｄ）で示すｗｅのタイミングでハイレベルになるときに
実現される。その状態のときには、レジスタ２のデータ
はトライステートゲート６を経由してＲＡＭ７のデータ
入力信号端子に入力されており、レジスタ２のデータが
ＲＡＭ７の書き込み入力信号端子がハイレベルの期間に
ＲＡＭ７に格納される。第４のコマンドは、セレクタ４
がトライステートゲート６の出力信号を選択して出力し
、トライステートゲート５が出力信号端子をハイインピ
ーダンスにし、トライステートゲート６が入力信号を出
力信号端子上に出力し、ＲＡＭ７の書き込み入力信号端
子がローレベルのときに実現される。その状態のときに
は、ＲＡＭ７のデータはトライステートゲート６とセレ
クタ４とを経由してレジスタ２に格納される。
構成をとるときにＡＬＵに関係するマイクロプロセッサ
の主要なコマンドとして４種顛考えることができる。第
１のコマンドは、レジスタ２のデータとＲＡＭ７のデー
タと全演算して求まったデータをレジスタ２に格納する
コマンドであり、第２のコマンドは、レジスタ２のデー
タと実行中のコマンドのコードの一部とを演算して求ま
ったデータ全レジスタ２に格納するコマンドであり、第
３のコマンドは、レジスタ２のデータ全ＲＡＭ７に格納
するコマンドであり、第４のコマンドは、ＲＡＭ７のデ
ータをレジスタ２に格納するコマンドである。第１のコ
マンドは、セレクタ４が演算器１の出力信号全選択して
出力し、セレクタ３がトライステートゲート６の出力信
号を選択して出力し、トライステートゲート５が出力信
号全選択ハイインピーダンスにし、トライステートゲー
ト６が出力信号端子上に入力信号全出力し、ＲＡＭ７の
書き込み入力信号がローレベルである状態のときに実現
される。その状態のときには、レジスタ２のデータは演
算器１の第１の入力信号端子に入力されており、ＲＡＭ
７のデータはトライステートゲート６とセレクタ３とを
経由して演算器１の第２の入力信号端子に入力されてお
り、それら両データの演算した結果がセレクタ４を経由
してレジスタ２に格納される。第２のコマンドは、セレ
クタ４が演算器１の出力信号を選択して出力し、セレク
タ３が実行中のコマンドのコードの１部を選択して出力
し、ＲＡＭ７の書き込み入力信号がハイレベルである状
態のときに実現される。その状態のときには、レジスタ
２のデータは演算器１の入力信号端子に入力されており
、コマンドのコードの１部はセレクタ３を経由して演算
器１の第２の入力信号端子に入力されており、それら両
データを演算した結果がセレクタ４を経由してレジスタ
２に格納される。第３のコマンドはセレクタ４がレジス
タ２の出力信号を選択して出力し、トライステートゲー
ト５が出力信号端子上に入力信号全出力し、トライステ
ートゲート６が出力信号端子全ハイインピーダンスにし
、ＲＡＭ７の書き込み入力信号端子上の信号が第３図（
ｄ）で示すｗｅのタイミングでハイレベルになるときに
実現される。その状態のときには、レジスタ２のデータ
はトライステートゲート６を経由してＲＡＭ７のデータ
入力信号端子に入力されており、レジスタ２のデータが
ＲＡＭ７の書き込み入力信号端子がハイレベルの期間に
ＲＡＭ７に格納される。第４のコマンドは、セレクタ４
がトライステートゲート６の出力信号を選択して出力し
、トライステートゲート５が出力信号端子をハイインピ
ーダンスにし、トライステートゲート６が入力信号を出
力信号端子上に出力し、ＲＡＭ７の書き込み入力信号端
子がローレベルのときに実現される。その状態のときに
は、ＲＡＭ７のデータはトライステートゲート６とセレ
クタ４とを経由してレジスタ２に格納される。
上述ノマイクロプロセッサ回路の構成は例えばオーム社
マイクロコンピュータ基礎講座「マイクロコンピュータ
アーキテクチャ」（石井治著）３３ページ〜３７ページ
に説明されている。
マイクロコンピュータ基礎講座「マイクロコンピュータ
アーキテクチャ」（石井治著）３３ページ〜３７ページ
に説明されている。
発明が解決しようとする問題点
しかしながら上記のような構成では、上記第１のコマン
ドの場合に、ＲＡＭ、演算器といった遅延時間の大きい
２つの素子全通過するパスが存在するために最長遅延バ
スの遅延時間が犬きくなり、マイクロプロセッサの基本
クロックの周波数を上げることができず、高速なマイク
ロプロセッサ回路を実現できないという問題点を有して
いた。
ドの場合に、ＲＡＭ、演算器といった遅延時間の大きい
２つの素子全通過するパスが存在するために最長遅延バ
スの遅延時間が犬きくなり、マイクロプロセッサの基本
クロックの周波数を上げることができず、高速なマイク
ロプロセッサ回路を実現できないという問題点を有して
いた。
本発明は上記問題点に鑑み、最長遅延バスの遅延時間が
小さいマイクロプロセッサ回路全提供するものである。
小さいマイクロプロセッサ回路全提供するものである。
問題点全解決するだめの手段
上記問題点？解決するために、本発明のマイク【＋グロ
セソサ回路は、遅延時間の大きい２つの素子間にレジス
タが介在するという構成をとっている。
セソサ回路は、遅延時間の大きい２つの素子間にレジス
タが介在するという構成をとっている。
作用
本発明は上記した構成によって、遅延時間の大きい２つ
以上の素子ケ連続し、で通過するバスが存在しないので
、最長遅延バスの遅延時間が小さくなり、それによりマ
イクロプロセッサ回路の基本クロックの周波数を犬きく
でき、高速なマイクロプロセッサ回路を実現することが
できる。
以上の素子ケ連続し、で通過するバスが存在しないので
、最長遅延バスの遅延時間が小さくなり、それによりマ
イクロプロセッサ回路の基本クロックの周波数を犬きく
でき、高速なマイクロプロセッサ回路を実現することが
できる。
実施例
以下本発明の１実施例のマイクロプロセッサ回路につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図は本発明の実施例におけるマイクロプロセッサ回
路のＡＬＵの構成図？示すものである。
路のＡＬＵの構成図？示すものである。
第１図において、１０は１つの出力信号端子と１つの制
御入力信号端子と２つの入力信号端子を有し、制御入力
信号によって演算の種類が決定され、２つの入力信号の
演算結果を出力信号端子上に出力する演算器であり、２
０は１つの出力信号端子と１つの制御入力信号端子と２
つの入力信号端子を有し、制御入力信号によって決定さ
れる１つの入力信号全選択して出力信号端子上に出力す
るセレクタであり、３０は１つの出力信号端子と１つの
制御入力信号端子と３つの入力信号端子全有し、制御入
力信号によって決定される１つの入力信号を選択して出
力信号端子上に出力するセレクタであり、４０．６０は
１つの出力信号端子と１つのクロック入力信号端子と、
１つの入力信号端子を有し、クロック入力信号の立上り
エツジにより入力信号全保持し、出力信号端子上に出力
するレジスタであり、６０，７０，１００は１つの出力
信号端子と１つの制御入力信号端子と１つの入力信号端
子を有し、制御入力信号によって出力信号端子をハイイ
ンピーダンスにするか、入力信号全出力信号端子上に出
力するかが決定されるトライステートゲートであり、８
０．９０は１つの出力信号端子と１つの制御入力信号端
子と３つの入力信号端子全有し、制御入力信号によって
決定される１つの入力信号全選択して出力信号端子上に
出力するセレクタであり、１１０はデータ出力信号端子
と書き込み入力信号端子とアドレス入力信号端子とデー
タ入力信号端子を有し、書き込み入力信号がローレベル
のときにアドレス入力信号が示すアドレスのデータ全出
力信号端子上に出力し、書き込み入力信号が・・イレベ
ルのときにアドレス入力信号が示すアドレスにデータ入
力信号を書き込むランダムアクセスメモリ（ＲＡＭ）で
ある。
御入力信号端子と２つの入力信号端子を有し、制御入力
信号によって演算の種類が決定され、２つの入力信号の
演算結果を出力信号端子上に出力する演算器であり、２
０は１つの出力信号端子と１つの制御入力信号端子と２
つの入力信号端子を有し、制御入力信号によって決定さ
れる１つの入力信号全選択して出力信号端子上に出力す
るセレクタであり、３０は１つの出力信号端子と１つの
制御入力信号端子と３つの入力信号端子全有し、制御入
力信号によって決定される１つの入力信号を選択して出
力信号端子上に出力するセレクタであり、４０．６０は
１つの出力信号端子と１つのクロック入力信号端子と、
１つの入力信号端子を有し、クロック入力信号の立上り
エツジにより入力信号全保持し、出力信号端子上に出力
するレジスタであり、６０，７０，１００は１つの出力
信号端子と１つの制御入力信号端子と１つの入力信号端
子を有し、制御入力信号によって出力信号端子をハイイ
ンピーダンスにするか、入力信号全出力信号端子上に出
力するかが決定されるトライステートゲートであり、８
０．９０は１つの出力信号端子と１つの制御入力信号端
子と３つの入力信号端子全有し、制御入力信号によって
決定される１つの入力信号全選択して出力信号端子上に
出力するセレクタであり、１１０はデータ出力信号端子
と書き込み入力信号端子とアドレス入力信号端子とデー
タ入力信号端子を有し、書き込み入力信号がローレベル
のときにアドレス入力信号が示すアドレスのデータ全出
力信号端子上に出力し、書き込み入力信号が・・イレベ
ルのときにアドレス入力信号が示すアドレスにデータ入
力信号を書き込むランダムアクセスメモリ（ＲＡＭ）で
ある。
演算器１０の第１の入力信号端子はセレクタ２０の出力
信号端子に接続され、演算器１ｏの第２の入力信号端子
はセレクタ３ｏの出力信号端子に接続され、セレクタ２
０の第１の入力信号端子はレジスタ４０の出力信号端子
に接続され、セレクタ２ｏの第２の入力信号端子はレジ
スタ６０の出力信号端子に接続され、セレクタ３ｏの第
１の入力信号端子はレジスタ４ｏの出力信号端子に接続
され、セレクタ３０の第２の入力信号端子はレジスタ５
ｏの出力信号端子に接続され、セレクタ３０の第３の入
力信号端子は実行中のコマンドコードの１部を出力して
いるＣＣＵの構成要素である素子の出力信号端子に接続
され、レジスタ４０の入力信号端子はセレクタ８０の出
力信号端子に接続され、レジスタ６０の入力信号端子は
セレクタ９０の出力信号端子に接続され、トライステー
トゲート６０の入力信号端子はレジスタ４０の出力信号
端子に接続され、トライステートゲート７００Å力信号
端子はレジスタ６ｏの出力信号端子に接続され、セレク
タ８０の第１の入力信号端子はレジスタ４０の出力信号
端子に接続され、セレクタ８ｏの第２の入力信号端子は
演算器１０の出力信号端子に接続され、セレクタ８ｏの
第３の入力信号端子はトライステートゲート１００の出
力信号端子に接続され、セレクタ９０の第１の入力信号
端子はトライステートゲート１００の出力信号端子に接
続され、セレクタ９０の第２の入力信号端子は演算器１
ｏの出力信号端子に接続され、セレクタ９０の第３の入
力信号端子はレジスタ６０の出力信号端子に接続され、
トライステートゲート１０ｏの入力信号端子はＲＡＭ１
１０のデータ出力信号端子に接続され、ＲＡＭ１１０の
データ入力信号端子はトライステートゲート６０とトラ
イステートゲート７０の出力信号端子に接続され、トラ
イステートゲート１００とトライステートゲート６ｏと
トライステートゲート７０の各出力信号端子は互いに接
続されており、ＲＡＭ１１０のアドレス入力信号端子は
実行中のコマンドコードの１部を出力しているＣＣＵの
構成要素；ある素子の出力信号端子に接続されており、
上述の各素子の制御入力信号端子及びＲＡＭ１１０の吉
き込み入力信号端子は実行中のコマンドコートノテコー
ド値（ＣＣＵの制御信号）全出力しているＣＣＵの構成
要素である素子の出力信号端子に接続されている。
信号端子に接続され、演算器１ｏの第２の入力信号端子
はセレクタ３ｏの出力信号端子に接続され、セレクタ２
０の第１の入力信号端子はレジスタ４０の出力信号端子
に接続され、セレクタ２ｏの第２の入力信号端子はレジ
スタ６０の出力信号端子に接続され、セレクタ３ｏの第
１の入力信号端子はレジスタ４ｏの出力信号端子に接続
され、セレクタ３０の第２の入力信号端子はレジスタ５
ｏの出力信号端子に接続され、セレクタ３０の第３の入
力信号端子は実行中のコマンドコードの１部を出力して
いるＣＣＵの構成要素である素子の出力信号端子に接続
され、レジスタ４０の入力信号端子はセレクタ８０の出
力信号端子に接続され、レジスタ６０の入力信号端子は
セレクタ９０の出力信号端子に接続され、トライステー
トゲート６０の入力信号端子はレジスタ４０の出力信号
端子に接続され、トライステートゲート７００Å力信号
端子はレジスタ６ｏの出力信号端子に接続され、セレク
タ８０の第１の入力信号端子はレジスタ４０の出力信号
端子に接続され、セレクタ８ｏの第２の入力信号端子は
演算器１０の出力信号端子に接続され、セレクタ８ｏの
第３の入力信号端子はトライステートゲート１００の出
力信号端子に接続され、セレクタ９０の第１の入力信号
端子はトライステートゲート１００の出力信号端子に接
続され、セレクタ９０の第２の入力信号端子は演算器１
ｏの出力信号端子に接続され、セレクタ９０の第３の入
力信号端子はレジスタ６０の出力信号端子に接続され、
トライステートゲート１０ｏの入力信号端子はＲＡＭ１
１０のデータ出力信号端子に接続され、ＲＡＭ１１０の
データ入力信号端子はトライステートゲート６０とトラ
イステートゲート７０の出力信号端子に接続され、トラ
イステートゲート１００とトライステートゲート６ｏと
トライステートゲート７０の各出力信号端子は互いに接
続されており、ＲＡＭ１１０のアドレス入力信号端子は
実行中のコマンドコードの１部を出力しているＣＣＵの
構成要素；ある素子の出力信号端子に接続されており、
上述の各素子の制御入力信号端子及びＲＡＭ１１０の吉
き込み入力信号端子は実行中のコマンドコートノテコー
ド値（ＣＣＵの制御信号）全出力しているＣＣＵの構成
要素である素子の出力信号端子に接続されている。
以上のように構成されたマイクロプロセッサ回路につい
て、以下その構成によって実現できるコマンドについて
説明する。
て、以下その構成によって実現できるコマンドについて
説明する。
まずマイクロプロセッサ回路のＡＬＵが上述のような構
成をとるときにＡＬＵに関係するマイクロプロセッサの
主要なコマンドとして６種類を考える。第１のコマンド
はレジスタ４０のデータとレジスタ５０のデータを演算
して演算結果をレジスタ４０に格納するとともにレジス
タ５０のデータ’ｉＲＡＭ１１０に格納するコマンドで
ある。第２のコマンドはレジスタ４０のデータとレジス
タ６０のデータ全演算して演算結果全レジスタ４０に格
納するとともにＲＡＭ１１０のデータ全レジスタ５Ｑに
格納するコマンドである。第３のコマンドはレジスタ４
ｏのデータ’ｉＲＡＭ１１０に格納するとともにレジス
タ４０のデータとレジスタ６ｏのデータ全演算して演算
結果全レジスタ４０に格納するコマンドである。第４の
コマンドはレジスタ５ｏのデータとレジスタ４０のデー
タを演算してレジスタ６ｏに格納するとともにレジスタ
４ｏのデータｉＲＡＭ１１０に格納するコマンドである
。第６のコマンドはレジスタ５ｏのデータとレジスタ４
０のデータを演算してレジスタ６０に格納するとともに
ＲＡＭ１１０のデータ全レジスタ４０に格納するコマン
ドである。第６のコマンドはレジスタ５ｏのデータ’ｉ
ＲＡＭ１１０に格納するとともにレジスタ５ｏのデータ
とレジスタ４０のデータ全演算して演算結果をレジスタ
５０に格納するコマンドである。
成をとるときにＡＬＵに関係するマイクロプロセッサの
主要なコマンドとして６種類を考える。第１のコマンド
はレジスタ４０のデータとレジスタ５０のデータを演算
して演算結果をレジスタ４０に格納するとともにレジス
タ５０のデータ’ｉＲＡＭ１１０に格納するコマンドで
ある。第２のコマンドはレジスタ４０のデータとレジス
タ６０のデータ全演算して演算結果全レジスタ４０に格
納するとともにＲＡＭ１１０のデータ全レジスタ５Ｑに
格納するコマンドである。第３のコマンドはレジスタ４
ｏのデータ’ｉＲＡＭ１１０に格納するとともにレジス
タ４０のデータとレジスタ６ｏのデータ全演算して演算
結果全レジスタ４０に格納するコマンドである。第４の
コマンドはレジスタ５ｏのデータとレジスタ４０のデー
タを演算してレジスタ６ｏに格納するとともにレジスタ
４ｏのデータｉＲＡＭ１１０に格納するコマンドである
。第６のコマンドはレジスタ５ｏのデータとレジスタ４
０のデータを演算してレジスタ６０に格納するとともに
ＲＡＭ１１０のデータ全レジスタ４０に格納するコマン
ドである。第６のコマンドはレジスタ５ｏのデータ’ｉ
ＲＡＭ１１０に格納するとともにレジスタ５ｏのデータ
とレジスタ４０のデータ全演算して演算結果をレジスタ
５０に格納するコマンドである。
上述のコマンドを実現するだめのセレクタやトライステ
ートゲートやＲＡＭなどの制御は従来例の説明のところ
で述べた説明と同様に説明することができるので省略す
る。
ートゲートやＲＡＭなどの制御は従来例の説明のところ
で述べた説明と同様に説明することができるので省略す
る。
以上のような本実施例によれば、演算器やＲＡＭなどの
ように遅延時間が大きな２つの素子を連続して通過する
パスをなくしたことにより、マイクロプロセッサの基本
クロックの周波数を大きくすることができる。また構成
上明らかなように、本実施例のマイクロプロセッサ回路
は、レジスタ４ｏのデータとレジスタ５ｏのデータとを
演算して演算結果全レジスタ４ｏあるいはレジスタ６０
に格納する動作（演算動作）と、レジスタ４０とレジス
タ６０とＲＡＭ１１ｏとの間でデータ全転送しあう動作
（転送動作）と全同時に実行できるので、プログラムの
ステップ数（プログラム容量→及びプログラムの最長ス
テップ数（プログラム実行時間）を軽減することができ
る。さらにセレクタ２０及びセレクタ３０ｉ制御するこ
とにより、レジスタ４０のデータ全演算器１０の第１の
入力信号端子に入力しレジスタ５０のデータを演算器１
０の第２の入力信号端子に入力したり、レジスタ５ｏの
データを演算器１０の第１の入力信号端子に入力しレジ
スタ４ｏのデータ全演算器１０の第２の入力信号端子に
入力したりできるので、交換法則の成立しない演算全実
行する場合、レジスタ４０に入れるデータとレジスタ５
０に入れるデータの区別全する必要がないために効率的
にプログラム？組むことができる。
ように遅延時間が大きな２つの素子を連続して通過する
パスをなくしたことにより、マイクロプロセッサの基本
クロックの周波数を大きくすることができる。また構成
上明らかなように、本実施例のマイクロプロセッサ回路
は、レジスタ４ｏのデータとレジスタ５ｏのデータとを
演算して演算結果全レジスタ４ｏあるいはレジスタ６０
に格納する動作（演算動作）と、レジスタ４０とレジス
タ６０とＲＡＭ１１ｏとの間でデータ全転送しあう動作
（転送動作）と全同時に実行できるので、プログラムの
ステップ数（プログラム容量→及びプログラムの最長ス
テップ数（プログラム実行時間）を軽減することができ
る。さらにセレクタ２０及びセレクタ３０ｉ制御するこ
とにより、レジスタ４０のデータ全演算器１０の第１の
入力信号端子に入力しレジスタ５０のデータを演算器１
０の第２の入力信号端子に入力したり、レジスタ５ｏの
データを演算器１０の第１の入力信号端子に入力しレジ
スタ４ｏのデータ全演算器１０の第２の入力信号端子に
入力したりできるので、交換法則の成立しない演算全実
行する場合、レジスタ４０に入れるデータとレジスタ５
０に入れるデータの区別全する必要がないために効率的
にプログラム？組むことができる。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な回路で、効率的にプログラムが組め、高速に処理がで
きるマイクロプロセッサ回路全実現することができ、実
用的にきわめて有用である。
な回路で、効率的にプログラムが組め、高速に処理がで
きるマイクロプロセッサ回路全実現することができ、実
用的にきわめて有用である。
第１図は本発明のマイクロプロセッサ回路のＡＬＵの構
成図、第２図は従来のマイクロプロセッサ回路のＡＬＵ
の構成図、第３図はマイクロプロセッサのタイミングチ
ャートである。 １．１０・・・・・・演算器、２０，３０．８０ 、９
０ 。 ３．４・・・・・・セレクタ、４０，５０．２・・・・
・・レジスタ、６０，７０，１００，５，６・・・・・
・トライステートゲート、１１０．７・・・・・・ラン
ダムアクセスメモリ（ＲＡＭ）、ＭＣＫ・・・・・・マ
イクロプロセッサの基本クロック信号、ＣＮＴＬ・・・
・・・マイクロプロセッサの実行中のコマンドのデコー
ド信号、ＷＣ・・・・・・ＲＡＭのライトイネーブル信
号、ＷＥ・・・・・・ｗｃ１発生するだめの中間的な信
号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
成図、第２図は従来のマイクロプロセッサ回路のＡＬＵ
の構成図、第３図はマイクロプロセッサのタイミングチ
ャートである。 １．１０・・・・・・演算器、２０，３０．８０ 、９
０ 。 ３．４・・・・・・セレクタ、４０，５０．２・・・・
・・レジスタ、６０，７０，１００，５，６・・・・・
・トライステートゲート、１１０．７・・・・・・ラン
ダムアクセスメモリ（ＲＡＭ）、ＭＣＫ・・・・・・マ
イクロプロセッサの基本クロック信号、ＣＮＴＬ・・・
・・・マイクロプロセッサの実行中のコマンドのデコー
ド信号、ＷＣ・・・・・・ＲＡＭのライトイネーブル信
号、ＷＥ・・・・・・ｗｃ１発生するだめの中間的な信
号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 制御入力信号端子と出力信号端子と入力信号端子を有し
、制御入力信号によって決定される演算により、入力信
号を演算して前記出力信号端子上に出力する演算器Ａと
、制御入力信号端子と出力信号端子と入力信号端子を有
し、制御入力信号によって１つの入力信号を選択して出
力信号端子上に出力する２つのセレクタＳ＿２、Ｓ＿３
と、制御入力信号端子と出力信号端子と入力信号端子を
有し、制御入力信号によって１つの入力信号を選択して
出力信号端子上に出力する２つのセレクタＳ＿０、Ｓ＿
１と、クロック入力信号端子と出力信号端子と入力信号
端子を有し、クロック入力信号の変化あるいは状態によ
って入力信号を保持して出力信号端子上に出力する２つ
のレジスタＡ＿０、Ａ＿１と、制御入力信号端子と出力
信号端子と入力信号端子を有し、制御入力信号によって
出力信号端子をハイインピーダンスにするか、入力信号
を出力信号端子上に出力するかが決定される２つのトラ
イステートゲートＧ＿０、Ｇ＿１とから構成されており
、演算器Ａの第１の入力信号端子にセレクタＳ＿０の出
力信号端子が接続され、演算器Ａの第２の入力信号端子
にセレクタＳ＿１の出力信号端子が接続され、セレクタ
Ｓ＿０の第１の入力信号端子にレジスタＡ＿０の出力信
号端子が接続され、セレクタＳ＿０の第２の入力信号端
子にレジスタＡ＿１の出力信号端子が接続され、セレク
タＳ＿１の第１の入力信号端子にレジスタＡ＿０の出力
信号端子が接続され、セレクタＳ＿１の第２の入力信号
端子にレジスタＡ＿１の出力信号端子が接続され、レジ
スタＡ＿０の入力信号端子にセレクタＳ＿２の出力信号
端子が接続され、レジスタＡ＿１の入力信号端子にセレ
クタＳ＿３の出力信号端子が接続され、トライステート
ゲートＧ＿０の入力信号端子にレジスタＡ＿０の出力信
号端子が接続され、トライステートゲートＧ＿１の入力
信号端子にレジスタＡ＿１の出力信号端子が接続され、
セレクタＳ＿２の第１の入力信号端子にレジスタＡ＿０
の出力信号端子が接続され、セレクタＳ＿２の第２の入
力信号端子に演算器Ａの出力信号端子が接続され、セレ
クタＳ＿２の第３の入力信号端子にトライステートゲー
トＧ＿０の出力信号端子とトライステートゲートＧ＿１
の出力信号端子が接続され、セレクタＳ＿３の第１の入
力信号端子にトライステートゲートＧ＿０の出力信号端
子とトライステートゲートＧ＿１の出力信号端子が接続
され、セレクタＳ＿３の第２の入力信号端子に演算器Ａ
の出力信号端子が接続され、セレクタＳ＿３の第３の入
力信号端子にレジスタＡ＿１の出力信号端子が接続され
ていることを特徴とするマイクロプロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177155A JPS6237737A (ja) | 1985-08-12 | 1985-08-12 | マイクロプロセツサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177155A JPS6237737A (ja) | 1985-08-12 | 1985-08-12 | マイクロプロセツサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237737A true JPS6237737A (ja) | 1987-02-18 |
Family
ID=16026145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177155A Pending JPS6237737A (ja) | 1985-08-12 | 1985-08-12 | マイクロプロセツサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237737A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141881A (en) * | 1989-04-20 | 1992-08-25 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| US5223856A (en) * | 1990-08-07 | 1993-06-29 | Kyocera Corporation | Thermal head |
| US5223855A (en) * | 1989-03-01 | 1993-06-29 | Kyocera Corporation | Thermal head for a printer |
| US5305021A (en) * | 1990-07-31 | 1994-04-19 | Kyocera Corporation | Thermal head |
| JPH06110659A (ja) * | 1992-06-30 | 1994-04-22 | Nec Corp | マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123937A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | 演算装置におけるバイパス制御方式 |
-
1985
- 1985-08-12 JP JP60177155A patent/JPS6237737A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123937A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | 演算装置におけるバイパス制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223855A (en) * | 1989-03-01 | 1993-06-29 | Kyocera Corporation | Thermal head for a printer |
| US5141881A (en) * | 1989-04-20 | 1992-08-25 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| US5305021A (en) * | 1990-07-31 | 1994-04-19 | Kyocera Corporation | Thermal head |
| US5223856A (en) * | 1990-08-07 | 1993-06-29 | Kyocera Corporation | Thermal head |
| JPH06110659A (ja) * | 1992-06-30 | 1994-04-22 | Nec Corp | マイクロコンピュータ |
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