JPS6235706B2 - - Google Patents
Info
- Publication number
- JPS6235706B2 JPS6235706B2 JP57119019A JP11901982A JPS6235706B2 JP S6235706 B2 JPS6235706 B2 JP S6235706B2 JP 57119019 A JP57119019 A JP 57119019A JP 11901982 A JP11901982 A JP 11901982A JP S6235706 B2 JPS6235706 B2 JP S6235706B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- area
- variable memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、プロセス制御等に用いる制御器にお
けるメモリのバツクアツプ方法に関するものであ
る。
けるメモリのバツクアツプ方法に関するものであ
る。
近来、プロセツサを備えた制御器が汎用される
傾向にあり、可変メモリを設けて必要とするデー
タのアクセスを行なつているが、基本的かつ重要
なデータは、電源断・ノイズ等により消滅するの
に備え、電源断等によつても格納内容の消滅しな
い書込メモリを設けたうえ、これの格納エリヤを
分割して数種類の基本的かつ重要なデータを格納
し、分割された格納エリヤの指定をスイツチ等に
より行なつておき、可変メモリのデータが消滅し
た際、書込メモリにおける指定された格納エリヤ
のデータを転送し、可変メモリへ格納することが
行なわれている。
傾向にあり、可変メモリを設けて必要とするデー
タのアクセスを行なつているが、基本的かつ重要
なデータは、電源断・ノイズ等により消滅するの
に備え、電源断等によつても格納内容の消滅しな
い書込メモリを設けたうえ、これの格納エリヤを
分割して数種類の基本的かつ重要なデータを格納
し、分割された格納エリヤの指定をスイツチ等に
より行なつておき、可変メモリのデータが消滅し
た際、書込メモリにおける指定された格納エリヤ
のデータを転送し、可変メモリへ格納することが
行なわれている。
しかし、従来においては、スイツチ等による人
為的な操作を要するため、取扱が面倒であると共
に、誤操作を生ずる等の欠点を招来していた。
為的な操作を要するため、取扱が面倒であると共
に、誤操作を生ずる等の欠点を招来していた。
本発明は、従来のかゝる欠点を根本的に解決す
る目的を有し、可変メモリと書込メモリとの間に
おけるデータの転送を自動的かつ合理的なものと
した極めて効果的な、メモリのバツクアツプ方法
を提供するものである。
る目的を有し、可変メモリと書込メモリとの間に
おけるデータの転送を自動的かつ合理的なものと
した極めて効果的な、メモリのバツクアツプ方法
を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は、制御器CTの構成を示すブロツク図
であり、マイクロプロセツサ等のプロセツサ
CPUを中心とし、固定メモリROM、可変メモリ
RAM、書込メモリPROMおよびインターフエイ
スI/F1，I/F2等を周辺に配し、これらを母線BUS
により接続しており、固定メモリROMへ格納さ
れた命令をプロセツサCPUが実行し、インター
フエイスI/F2を介して与えられるプロセスからの
入力データDiおよび、インターフエイスI/F1を介
して端末機器TEから与えられたうえ、可変メモ
リRAMに格納されている基本的なデータに基づ
き、必要とするデータを可変メモリRAMへアク
セスしながら制御演算動作を行ない、インターフ
エイスI/F2を介して出力データDoをプロセスへ
と送出している。
であり、マイクロプロセツサ等のプロセツサ
CPUを中心とし、固定メモリROM、可変メモリ
RAM、書込メモリPROMおよびインターフエイ
スI/F1，I/F2等を周辺に配し、これらを母線BUS
により接続しており、固定メモリROMへ格納さ
れた命令をプロセツサCPUが実行し、インター
フエイスI/F2を介して与えられるプロセスからの
入力データDiおよび、インターフエイスI/F1を介
して端末機器TEから与えられたうえ、可変メモ
リRAMに格納されている基本的なデータに基づ
き、必要とするデータを可変メモリRAMへアク
セスしながら制御演算動作を行ない、インターフ
エイスI/F2を介して出力データDoをプロセスへ
と送出している。
また、母線BUSと書込メモリPROMとの間に
は、ライター（書込回路）WRTが挿入されてお
り、書込メモリPROMに対するデータの書込およ
び、書込メモリPROMからのデータの読出しがラ
イターWRTを介して行なわれるものとなつてい
る。
は、ライター（書込回路）WRTが挿入されてお
り、書込メモリPROMに対するデータの書込およ
び、書込メモリPROMからのデータの読出しがラ
イターWRTを介して行なわれるものとなつてい
る。
第２図Ａは可変メモリRAMの格納状況、同図
Ｂは書込メモリPROMの格納状況を示す図であ
り、可変メモリRAMの基本的かつ重要なデータ
を格納するデータエリヤEdには、所定の形態を
有するキーワードKW1，KW2がデータと共に格
納されており、キーワードKW1，KW2が所定の
形態を維持しているか否かにより、データエリヤ
Edのデータが正常か否かを判断できるものとな
つている。
Ｂは書込メモリPROMの格納状況を示す図であ
り、可変メモリRAMの基本的かつ重要なデータ
を格納するデータエリヤEdには、所定の形態を
有するキーワードKW1，KW2がデータと共に格
納されており、キーワードKW1，KW2が所定の
形態を維持しているか否かにより、データエリヤ
Edのデータが正常か否かを判断できるものとな
つている。
また、書込メモリPROMの格納エリヤは各エリ
ヤE1〜Enへ分割されており、後述のとおり、端
末機器TEからの書込指示に応じ、可変メモリ
RAMにおけるデータエリヤEdのデータがまず第
１エリヤE1へ格納され、つぎの書込指示に応じ
て同様のデータが第２エリヤE2へ格納され、書
込指示のある度毎に次位のエリヤへ順次にデータ
エリヤEdのデータが格納されるものとなつてい
る。
ヤE1〜Enへ分割されており、後述のとおり、端
末機器TEからの書込指示に応じ、可変メモリ
RAMにおけるデータエリヤEdのデータがまず第
１エリヤE1へ格納され、つぎの書込指示に応じ
て同様のデータが第２エリヤE2へ格納され、書
込指示のある度毎に次位のエリヤへ順次にデータ
エリヤEdのデータが格納されるものとなつてい
る。
したがつて、端末機器TEからデータエリヤEd
へ格納された基本的かつ重要なデータは、これを
更新する度毎に書込メモリPROMの各エリヤE1
〜Enへ順次に格納することが自在となつてお
り、これらのデータを用いれば、可変メモリ
RAMのデータに異常を生じたときのバツクアツ
プが可能となる。
へ格納された基本的かつ重要なデータは、これを
更新する度毎に書込メモリPROMの各エリヤE1
〜Enへ順次に格納することが自在となつてお
り、これらのデータを用いれば、可変メモリ
RAMのデータに異常を生じたときのバツクアツ
プが可能となる。
第３図は、プロセツサCPUによる制御動作の
フローチヤートであり、可変メモリ“RAM”の
キーワード・チエツク”を行ない、“キーワード
正常？”がNOであれば、書込メモリ“PROMの
最新データをRAMへ格納”により、各エリヤE1
〜En中における最後にデータの格納されたエリ
ヤのデータを可変メモリRAMへ転送し、これの
データエリヤEdへ格納する。
フローチヤートであり、可変メモリ“RAM”の
キーワード・チエツク”を行ない、“キーワード
正常？”がNOであれば、書込メモリ“PROMの
最新データをRAMへ格納”により、各エリヤE1
〜En中における最後にデータの格納されたエリ
ヤのデータを可変メモリRAMへ転送し、これの
データエリヤEdへ格納する。
このため、可変メモリRAMのデータに異常を
生ずれば、書込メモリPROMにおける最新のデー
タにより置換され、バツクアツプが自動的に行な
われる。
生ずれば、書込メモリPROMにおける最新のデー
タにより置換され、バツクアツプが自動的に行な
われる。
また、“キーワード正常？”がYESであれば端
末機器TEからの“書込指示あり？”を判断し、
これがYESとなれば、可変メモリ“RAMのデー
タをPROMの次位エリヤへ格納”する。
末機器TEからの“書込指示あり？”を判断し、
これがYESとなれば、可変メモリ“RAMのデー
タをPROMの次位エリヤへ格納”する。
ついで、端末機器TEからの“読出指示あ
り？”を判断し、これがYESとなれば、書込メ
モリ“PROMの指定エリヤからデータをRAMへ
格納”により、端末機器TEによつて指定された
エリヤのデータを可変メモリRAMにおけるデー
タエリヤEdへ格納する。
り？”を判断し、これがYESとなれば、書込メ
モリ“PROMの指定エリヤからデータをRAMへ
格納”により、端末機器TEによつて指定された
エリヤのデータを可変メモリRAMにおけるデー
タエリヤEdへ格納する。
したがつて、必要に応じ、端末機器の操作によ
り可変メモリRAMと書込メモリPROMとの間に
おけるデータの転送が自在に行なわれ、人為的な
バツクアツプも任意となる。
り可変メモリRAMと書込メモリPROMとの間に
おけるデータの転送が自在に行なわれ、人為的な
バツクアツプも任意となる。
たゞし、特に端末機器TEを用いず、制御器CT
内へ転送操作用のスイツチ等を設けてもよく、第
１図の構成は選定が任意であると共に、データエ
リヤEdにおけるキーワードKW1，KW2の数は、
条件に応じて選定すればよい等、本発明は種々の
変形が自在である。
内へ転送操作用のスイツチ等を設けてもよく、第
１図の構成は選定が任意であると共に、データエ
リヤEdにおけるキーワードKW1，KW2の数は、
条件に応じて選定すればよい等、本発明は種々の
変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、可変メモリにおけるデータの異常発生に対す
るバツクアツプが自動的に行なわれると共に、人
為的操作によつてもバツクアツプが自在となるた
め、プロセス制御用等の制御器において顕著な効
果が得られる。
ば、可変メモリにおけるデータの異常発生に対す
るバツクアツプが自動的に行なわれると共に、人
為的操作によつてもバツクアツプが自在となるた
め、プロセス制御用等の制御器において顕著な効
果が得られる。
図は本発明の実施例を示し、第１図は構成を示
すブロツク図、第２図Ａは固定メモリの格納状況
を示す図、同図Ｂは書込メモリの格納状況を示す
図、第３図は制御動作を示すフローチヤートであ
る。 CT……制御器、CPU……プロセツサ、RAM…
…可変メモリ、PROM……書込メモリ、Ed……
データエリヤ、KW1，KW2……キーワード、E1
〜En……エリヤ。
すブロツク図、第２図Ａは固定メモリの格納状況
を示す図、同図Ｂは書込メモリの格納状況を示す
図、第３図は制御動作を示すフローチヤートであ
る。 CT……制御器、CPU……プロセツサ、RAM…
…可変メモリ、PROM……書込メモリ、Ed……
データエリヤ、KW1，KW2……キーワード、E1
〜En……エリヤ。
Claims (1)
- １ プロセツサおよび可変メモリならびに該可変
メモリのデータをバツクアツプ用として分割され
た各エリヤへ順次に格納する書込メモリを備えた
制御器において、前記可変メモリにおけるデータ
エリヤのキーワードをチエツクし、異常を検知し
たときに前記書込メモリにおける最新のデータを
前記可変メモリのデータエリヤへ格納すると共
に、書込指令に応じて前記可変メモリにおけるデ
ータエリヤのデータを前記書込メモリの次位エリ
ヤへ格納し、かつ、読出指示に応じて前記書込メ
モリにおける指定されたエリヤのデータを前記可
変メモリのデータエリヤへ格納することを特徴と
したメモリのバツクアツプ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119019A JPS5911596A (ja) | 1982-07-08 | 1982-07-08 | メモリのバツクアツプ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119019A JPS5911596A (ja) | 1982-07-08 | 1982-07-08 | メモリのバツクアツプ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911596A JPS5911596A (ja) | 1984-01-21 |
| JPS6235706B2 true JPS6235706B2 (ja) | 1987-08-03 |
Family
ID=14750968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119019A Granted JPS5911596A (ja) | 1982-07-08 | 1982-07-08 | メモリのバツクアツプ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911596A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232000A (ja) * | 1984-05-01 | 1985-11-18 | Meidensha Electric Mfg Co Ltd | 不揮発性メモリのデ−タ処理方式 |
| JPS6262624A (ja) * | 1985-09-12 | 1987-03-19 | Yaesu Musen Co Ltd | アンテナ整合器 |
| FR2766593B1 (fr) * | 1997-07-25 | 1999-10-01 | Aerospatiale | Procede et dispositif pour proteger des donnees d'un systeme electronique contre une agression ionisante |
-
1982
- 1982-07-08 JP JP57119019A patent/JPS5911596A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911596A (ja) | 1984-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4393500A (en) | Method of modifying data stored in non-volatile memory and testing for power failure occurring during modification | |
| JPH10320135A (ja) | 適応型電力障害リカバリシステム | |
| US6912687B1 (en) | Disk array storage subsystem with parity assist circuit that uses scatter-gather list | |
| US5363502A (en) | Hot stand-by method and computer system for implementing hot stand-by method | |
| JPS6235706B2 (ja) | ||
| JP3066753B2 (ja) | 記憶制御装置 | |
| JPS648848B2 (ja) | ||
| EP0070184B1 (en) | A method of testing memory | |
| JPH03503690A (ja) | ホストコンピュータとテープ駆動部間の相互接続用のテープ駆動制御ユニットおよびその操作方法 | |
| JPH0119184B2 (ja) | ||
| JPS59180897A (ja) | バツテリバツクアツプメモリの二重化方式 | |
| JP3131844B2 (ja) | 端末装置及び端末装置のメモリ・ダンプ転送方式 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JP2775865B2 (ja) | 周辺制御装置の障害解析情報収集方式 | |
| JP2718676B2 (ja) | 仮想記憶ダンプ処理方法 | |
| JPS6121539A (ja) | デ−タフアイルの世代管理方式 | |
| JPS62171057A (ja) | デイスクキヤツシユ装置の制御方式 | |
| JP2001265536A (ja) | 階層的記憶システム用のデータ破損試験方法 | |
| JPH046027B2 (ja) | ||
| JPH0361216B2 (ja) | ||
| JPS60144863A (ja) | 疎結合マルチプロセツサシステム | |
| Nagler | Recovery for computer switchover in a real-time system | |
| JPS6054062A (ja) | 入出力デ−タ転送方式 | |
| JPS60144862A (ja) | ノンストツプシステム | |
| JPS59180765A (ja) | 二重化ボリウム管理方式 |