JPH0361216B2 - - Google Patents
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- JPH0361216B2 JPH0361216B2 JP57052974A JP5297482A JPH0361216B2 JP H0361216 B2 JPH0361216 B2 JP H0361216B2 JP 57052974 A JP57052974 A JP 57052974A JP 5297482 A JP5297482 A JP 5297482A JP H0361216 B2 JPH0361216 B2 JP H0361216B2
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- individual
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、マルチプロセツサシステムにおける
共通メモリの障害発生時の運転方式に関するもの
である。
共通メモリの障害発生時の運転方式に関するもの
である。
(2) 技術の背景
一般にデータ処理システム、交換処理システム
では、分散制御方式等を採用する例が増えてお
り、制御系においてはマルチプロセツサによるシ
ステムが開発されている。また各プロセツサ間で
処理上共通のデータ等を読出し、書込み可能なよ
うに共通メモリを備え、各プロセツサが独立して
共通メモリをアクセスするシステム構成も良く知
られている。
では、分散制御方式等を採用する例が増えてお
り、制御系においてはマルチプロセツサによるシ
ステムが開発されている。また各プロセツサ間で
処理上共通のデータ等を読出し、書込み可能なよ
うに共通メモリを備え、各プロセツサが独立して
共通メモリをアクセスするシステム構成も良く知
られている。
特に、分散制御方式をとるマルチプロセツサシ
ステムにおいては、各プロセツサで参照する共通
データ、プロセツサ間でやりとりするデータ等を
共通メモリに格納してやりとりすることが行われ
ていおり、信頼性を上げるためにその共通メモリ
を二重化することが行われている。
ステムにおいては、各プロセツサで参照する共通
データ、プロセツサ間でやりとりするデータ等を
共通メモリに格納してやりとりすることが行われ
ていおり、信頼性を上げるためにその共通メモリ
を二重化することが行われている。
(3) 従来技術と問題点
かかるマルチプロセツサシステムでは、共通メ
モリの障害対策としてメモリを２重化し、通常は
現用／予備用（ACT／SBY）モードで、同期運
しており、現用系共通メモリ障害時には、予備用
の共通メモリを現用系と切替えて運転続行を図つ
ている。しかし、２重化された共通メモリがとも
に障害（２重障害）となると、システムは運転続
行不可能となり停止（システムダウン）してしま
い、共通メモリの少なくとも一系を保守しシステ
ム再立上げ（IPL）を行なわなければならなかつ
た。
モリの障害対策としてメモリを２重化し、通常は
現用／予備用（ACT／SBY）モードで、同期運
しており、現用系共通メモリ障害時には、予備用
の共通メモリを現用系と切替えて運転続行を図つ
ている。しかし、２重化された共通メモリがとも
に障害（２重障害）となると、システムは運転続
行不可能となり停止（システムダウン）してしま
い、共通メモリの少なくとも一系を保守しシステ
ム再立上げ（IPL）を行なわなければならなかつ
た。
(4) 発明の目的
本発明の目的は、上記問題点を解決し、共通メ
モリの２重障害時にも運転続行を可能とする共通
メモリ障害時の運転方式を提供することにある。
モリの２重障害時にも運転続行を可能とする共通
メモリ障害時の運転方式を提供することにある。
(5) 発明の構成
上記目的を達成するために、本発明は、各プロ
セツサからアクセス可能な現用／予備の二重化さ
れた共通メモリ、と各プロセツサ対応に設けられ
他プロセツサからのアクセスができない個別メモ
リを備え分散制御を行うマルチプロセツサシステ
ムにおいて、前記二重化された共通メモリと各前
記個別メモリは、所定のメモリ領域に分割された
ブロツクで構成され、各前記プロセツサには、現
用として接続されている前記共通メモリと自プロ
セツサの前記個別メモリとで共通に使用され、ア
クセスすべき前記ブロツクを指定する手段を備
え、前記二重化された共通メモリの二重障害時に
障害の発生したメモリブロツク或いは共通メモリ
全域に対して、前記システムの立ち上げ時に使用
するフアイルメモリより該当するメモリ内容を読
み出して前記個別メモリの空領域に格納し、前記
プロセツサは前記手段により前記共通メモリに代
えて前記個別メモリのメモリブロツクを指定する
ことにより、前記共通メモリへのアクセスを自プ
ロセツサに接続される個別メモリへのアクセスに
切替え、各前記プロセツサが個々に動作可能とし
たことを特徴とする。
セツサからアクセス可能な現用／予備の二重化さ
れた共通メモリ、と各プロセツサ対応に設けられ
他プロセツサからのアクセスができない個別メモ
リを備え分散制御を行うマルチプロセツサシステ
ムにおいて、前記二重化された共通メモリと各前
記個別メモリは、所定のメモリ領域に分割された
ブロツクで構成され、各前記プロセツサには、現
用として接続されている前記共通メモリと自プロ
セツサの前記個別メモリとで共通に使用され、ア
クセスすべき前記ブロツクを指定する手段を備
え、前記二重化された共通メモリの二重障害時に
障害の発生したメモリブロツク或いは共通メモリ
全域に対して、前記システムの立ち上げ時に使用
するフアイルメモリより該当するメモリ内容を読
み出して前記個別メモリの空領域に格納し、前記
プロセツサは前記手段により前記共通メモリに代
えて前記個別メモリのメモリブロツクを指定する
ことにより、前記共通メモリへのアクセスを自プ
ロセツサに接続される個別メモリへのアクセスに
切替え、各前記プロセツサが個々に動作可能とし
たことを特徴とする。
発明の実施例
以下、本発明を実施例により詳細に説明する。
第１図は本発明に係るシステム構成図である。図
において、CM0，CM1は共通メモリ、CMC0，
CMC1は共通メモリ制御装置、CC0，CC1は制御
装置、MM0，MM1は各制御装置CC0，CC1の個
別メモリ、FMはシステム立上げ時等で使用する
フアイルメモリ、BUS0,1は各制御装置CC0，CC1
が独立して使用する共通バスである。
第１図は本発明に係るシステム構成図である。図
において、CM0，CM1は共通メモリ、CMC0，
CMC1は共通メモリ制御装置、CC0，CC1は制御
装置、MM0，MM1は各制御装置CC0，CC1の個
別メモリ、FMはシステム立上げ時等で使用する
フアイルメモリ、BUS0,1は各制御装置CC0，CC1
が独立して使用する共通バスである。
共通メモリCMC0,1及び個別メモリMM0,1は所
定バイト量（例えば64K語）単位にページに分割
され、各ページ毎にアクセス可能な構成をとつて
いる。このページを処理するために該当ページを
指定するページ制御レジスタPCRが各プロセツ
サCCに備えられ、後述の如く処理される。共通
メモリ制御部CMCには共通メモリのページ単位
で障害等（パリテイエラー含む）を制御装置へ通
知可能なデイバイスステータレジスタDSR0,1が
備えらている。
定バイト量（例えば64K語）単位にページに分割
され、各ページ毎にアクセス可能な構成をとつて
いる。このページを処理するために該当ページを
指定するページ制御レジスタPCRが各プロセツ
サCCに備えられ、後述の如く処理される。共通
メモリ制御部CMCには共通メモリのページ単位
で障害等（パリテイエラー含む）を制御装置へ通
知可能なデイバイスステータレジスタDSR0,1が
備えらている。
上記構成のもと、第２図に示す本発明の共通メ
モリ障害時の運用方式について説明する。第２図
は共通メモリCMと個別メモリMM及び制御装置
CC内のページ制御レジスタPCR関係を示し、特
にページ制御レジスタPCRのLPRは、現在実行
されているプログラムが格納されているページ番
号を示し、PPRは現在実行中の命令でデータ等
をアクセスする際の該当するページ番号を示す。
モリ障害時の運用方式について説明する。第２図
は共通メモリCMと個別メモリMM及び制御装置
CC内のページ制御レジスタPCR関係を示し、特
にページ制御レジスタPCRのLPRは、現在実行
されているプログラムが格納されているページ番
号を示し、PPRは現在実行中の命令でデータ等
をアクセスする際の該当するページ番号を示す。
システム立上げ時には、第１図に示したフアイ
ルメモリFMよりプログラム命令及び個別データ
が各個別メモリの所定のページに格納され、共通
のデータは共通メモリに格納される。例えば第２
図に示す如く、第０ページP0、第１ページP1に
プログラム命令が格納され、第２ページP2に個
別データが格納される。共通メモリCM側の第５
ページP5、第６ページP6には共通データが格納
される。
ルメモリFMよりプログラム命令及び個別データ
が各個別メモリの所定のページに格納され、共通
のデータは共通メモリに格納される。例えば第２
図に示す如く、第０ページP0、第１ページP1に
プログラム命令が格納され、第２ページP2に個
別データが格納される。共通メモリCM側の第５
ページP5、第６ページP6には共通データが格納
される。
ここで本発明の着目すべき点は、個別メモリ
MM内に空ページP3，P4を備えていることであ
る。即ち、正常の運転時ではページ制御レジスタ
PCRのページ指定LPRにより所定ページヘアク
セス１し、命令が取り出され実行されていく。
MM内に空ページP3，P4を備えていることであ
る。即ち、正常の運転時ではページ制御レジスタ
PCRのページ指定LPRにより所定ページヘアク
セス１し、命令が取り出され実行されていく。
またページ指定PPRにより共通メモリCMの所
定ページへアクセス２し、共通データの読出し書
込みが行なわれる。共通メモリ制御装置CMCの
デバイスステータスレジスタDSRがメモリ障害
の発生を示すと、制御装置CCは、該メモリ障害
を検知し、該当するベージのメモリ内容をフアイ
ルメモリから読み出し個別メモリMMのページ
P3あるいはP4に格納し、共通メモリCMへのア
クセス２を個別メモリMM４へのアクセスへ切替
えることにより運転を続行可能とする。
定ページへアクセス２し、共通データの読出し書
込みが行なわれる。共通メモリ制御装置CMCの
デバイスステータスレジスタDSRがメモリ障害
の発生を示すと、制御装置CCは、該メモリ障害
を検知し、該当するベージのメモリ内容をフアイ
ルメモリから読み出し個別メモリMMのページ
P3あるいはP4に格納し、共通メモリCMへのア
クセス２を個別メモリMM４へのアクセスへ切替
えることにより運転を続行可能とする。
即ち、共通メモリの二重障害が発生した場合に
は、各プロセツサはそれぞれ個別メモリにフアイ
ルメモリより読み出し格納することで、再開処理
を行う。
は、各プロセツサはそれぞれ個別メモリにフアイ
ルメモリより読み出し格納することで、再開処理
を行う。
従つて、各プロセツサ間における処理はできな
くなるが、各プロセツサ内における処理は継続す
ることができる。
くなるが、各プロセツサ内における処理は継続す
ることができる。
尚、共通メモリの障害（２重系の場合は２重系
ともに障害となつたとき）は、ページ単位であつ
ても、全ページ障害であつても、個別メモリの空
ページ量に制御されるだけであり、本発明による
効果は変わらない。
ともに障害となつたとき）は、ページ単位であつ
ても、全ページ障害であつても、個別メモリの空
ページ量に制御されるだけであり、本発明による
効果は変わらない。
また上記説明では、メモリ領域を所定メモリ量
毎に分割したページ構成を取るが、所定のメモリ
ブロツクを指定できるものであれば、本ページア
ドレス形式に限られるものではない。
毎に分割したページ構成を取るが、所定のメモリ
ブロツクを指定できるものであれば、本ページア
ドレス形式に限られるものではない。
また、各制御装置CC0，CC1系がさらに二重化
されていても本発明の効果にかわりはない。
されていても本発明の効果にかわりはない。
(7) 発明の効果
以上説明したように、本発明によれば、共通メ
モリの代替メモリ領域を個別メモリに備えること
により、ページ制御レジスタ指定を変更するだけ
で、共通メモリの２重障害時にもシステムダウン
することなく運転を続行でき、システムの信頼度
が向上する。また、運転継続のための特殊なフオ
ールバツク処理（機能はある程度落しても処理継
続させる）プログラムを用意し、共通メモリへの
アクセスを停止させ、通常時と別動作をさせるよ
うな労力を全く要すことなく、共通メモリ２重障
害時にも、通常プログラムをそのまま動作可能と
なしうる。
モリの代替メモリ領域を個別メモリに備えること
により、ページ制御レジスタ指定を変更するだけ
で、共通メモリの２重障害時にもシステムダウン
することなく運転を続行でき、システムの信頼度
が向上する。また、運転継続のための特殊なフオ
ールバツク処理（機能はある程度落しても処理継
続させる）プログラムを用意し、共通メモリへの
アクセスを停止させ、通常時と別動作をさせるよ
うな労力を全く要すことなく、共通メモリ２重障
害時にも、通常プログラムをそのまま動作可能と
なしうる。
第１図は本発明に係るシステム構成図、第２図
は本発明のシステム運転方式を説明する構成図で
ある。 CM0，CM1；共通メモリ、MM0，MM1；個別
メモリ、CC0，CC1；制御装置、PCR0，PCR1；
ページコントロールレジスタ。
は本発明のシステム運転方式を説明する構成図で
ある。 CM0，CM1；共通メモリ、MM0，MM1；個別
メモリ、CC0，CC1；制御装置、PCR0，PCR1；
ページコントロールレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 各プロセツサからアクセス可能な現用／予備
の二重化された共通メモリ、と各プロセツサ対応
に設けられ他プロセツサからのアクセスができな
い個別メモリを備え分散制御を行うマルチプロセ
ツサシステムにおいて、 前記二重化された共通メモリと各前記個別メモ
リは、所定のメモリ領域に分割されたブロツクで
構成され、 各前記プロセツサには、現用として接続されて
いる前記共通メモリと自プロセツサの前記個別メ
モリとで共通に使用され、アクセスすべき前記ブ
ロツクを指定する手段を備え、 前記二重化された共通メモリの二重障害時に障
害の発生したメモリブロツク或いは共通メモリ全
域に対して、前記システムの立ち上げ時に使用す
るフアイルメモリより該当するメモリ内容を読み
出して前記個別メモリの空領域に格納し、前記プ
ロセツサは前記手段により前記共通メモリに代え
て前記個別メモリのメモリブロツクを指定するこ
とにより、前記共通メモリへのアクセスを自プロ
セツサに接続される個別メモリへのアクセスに切
替え、各前記プロセツサが個々に動作可能とした
ことを特徴とするシステム運用方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052974A JPS58169662A (ja) | 1982-03-31 | 1982-03-31 | システム運転方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052974A JPS58169662A (ja) | 1982-03-31 | 1982-03-31 | システム運転方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169662A JPS58169662A (ja) | 1983-10-06 |
| JPH0361216B2 true JPH0361216B2 (ja) | 1991-09-19 |
Family
ID=12929862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052974A Granted JPS58169662A (ja) | 1982-03-31 | 1982-03-31 | システム運転方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169662A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7251744B1 (en) * | 2004-01-21 | 2007-07-31 | Advanced Micro Devices Inc. | Memory check architecture and method for a multiprocessor computer system |
| GB0805833D0 (en) * | 2008-03-26 | 2008-04-30 | Symbian Software Ltd | Swap parition |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143653A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd | Akusesuseigyohoshiki |
-
1982
- 1982-03-31 JP JP57052974A patent/JPS58169662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169662A (ja) | 1983-10-06 |
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