JPS623579B2 - - Google Patents
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- JPS623579B2 JPS623579B2 JP58156261A JP15626183A JPS623579B2 JP S623579 B2 JPS623579 B2 JP S623579B2 JP 58156261 A JP58156261 A JP 58156261A JP 15626183 A JP15626183 A JP 15626183A JP S623579 B2 JPS623579 B2 JP S623579B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/0711—Apparatus therefor
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- Length Measuring Devices By Optical Means (AREA)
- Image Processing (AREA)
Description
本発明はIC，LSIなどの半導体集積回路の組立
工程におけるワイヤボンデイングの位置測定の自
動化に関する。 従来、IC，LSIなどの半導体製品の組立工程に
おけるペレツトのダイボンデイング工程におい
て、ペレツトはかなり寸法が大きいものであり、
リードフレームと称する治具上にペレツトを熱圧
着する場合、その位置決め精度は±100μ以上で
あるため、その位置ずれ量は作業者の目視により
測定していたが、この目視作業はパターンがきわ
めて集積化しているため、作業者に精神的苦痛を
与えていた。また、このような精密作業において
は、わずかの測定ミスが製品の歩留り低下につな
がつてくるため、信頼性の高い自動位置測定装置
を必要としてきた。 このような目視作業を自動化する方法としてパ
ターンマツチングを用いる方法が特開昭49−
111665号に示されている。 しかし、IC，LSIは上述のごとく微細な位置合
せを必要とするものであり、従来のパターンマツ
チングを行なうためには、これに対応する為にさ
らに微細な標準パターンを用いてマツチングをと
る必要がある。このような微細な標準パターンを
用いると、照合すべき画素数が増加し、処理の高
速性が妨げられると伴に、装置が画素数に対応し
て大がかりなものにならざるを得なかつた。 本発明の目的は、微細な位置合せを高速に、か
つ、大規模な装置を必要とせずに行なう位置検出
装置を提供することにある。 このような目的を達成するために、本発明で
は、位置検出すべき対象物のパターンを入力する
入力手段と、互いに所定の距離および方向の位置
関係にある複数個の領域の標準パターンと上記入
力手段で入力された対象物のパターンとを比較し
て、対象物の特定形状部の概略の位置を検出する
第１の検出手段と、この第１の検出手段で検出さ
れた概略位置に基づいて、複数個の矩形領域を対
象物のパターン上に設定し、矩形領域内の対象物
パターンの特定レベルの面積を調べ、対象物の特
定形状の正確な位置を検出する第２の検出手段と
からなることに特徴がある。 以下、本発明の実施例を図面により詳細に説明
する。 第１図は、ワイヤボンデイングのなされる前
の、たとえばLSIペレツトのような半導体部品を
示す。同図中、１はLSIペレツト（以下ペレツト
と略記する）、２はタブと称されるペレツトの台
座部分、３−０，３−１，……（一部は図示せ
ず）はペレツト１内のボンデイングパツド（以
下、パツドと略記する）、４−０，４−１、等は
リードフレームの一部である外部電極で、パツド
３−０，３−１は同図には簡単のため３−０，３
−１の２個しか記載してないが、外部電極４−
０，４−１と同数だけ、実際には20〜40個程度設
けてあり、ワイヤボンデイングによりそれぞれ対
応するパツドと外部電極とを金線やアルミ線で互
いに接続する。 ここで問題となるのは、ペレツト位置すなわち
直角座標で表わした場合の座標（Ｘ，Ｙ）と、ペ
レツト方向すなわち角度（θ）のばらつきであ
る。この場合、ばらつきの大きさ、すなわちΔＸ
およびΔＹは±100〜150μ，Δθは30′程度であ
り、自動的にワイヤボンデイングを行なうには、
各パツドの位置を±10μ程度で検出する必要があ
る。 本発明では、たとえば第２図に示すように、パ
ツドが存在するペレツト１の周辺部に少なくとも
二つの視野像５−０，５−１を設定し、その中の
パツド３−０，３−１を、本発明と同一出願人に
より既に出願された“特定パターンの認識方法”
（特願昭51−14031号）により検出する。上記視野
像の数としては、ペレツトの回転ずれΔθを検出
するために複数個必要であるが、説明を簡単にす
るため、便宜上２個としておく。なお視野像の大
きさとしては、ペレツトの位置ずれΔＸ，ΔＹお
よび回転ずれΔθ等をカバーできるよう600μ程
度のものとする。また視野像の位置は可変で、
種々の大きさのペレツトに対してもパツド検出を
行なえるように、本発明の装置では、それぞれの
視野像の位置を任意に指定できるようにする。 第３図は本発明による位置検出装置の基本構成
を示す。同図中、６はリードフレームと称する金
属板で、前第１図に示したように、そのタブ２の
部分にペレツト１が一定ピツチで圧着されてい
る。７はフレーム送り機構で、図示の破線の矢印
の方向にリードフレーム６を間欠的に送り、光学
系の直下にペレツト１を一個づつ供給する。また
８はペレツト照明用光源、９は半透明鏡、１０は
ペレツト１の拡大像を得るための対物レンズ、１
１は像分割用の反射鏡であり、ペレツト１からの
拡大像を少なくとも二つの部分像に分割する。同
図は二つの部分像に分割する場合を示し、これに
よつて図示の１２−０，１２−１の位置にペレツ
ト１の一部の拡大された実像が得られる。 １３−０，１３−１はリレーレンズ、１４−
０，１４−１は光学像を走査して時間的なアナロ
グ映像信号に変換するための光電変換装置で、一
例としてビジコン等のTVカメラなどを用いる。
１５−０，１５−１は上記のTVカメラ移動用の
載物台で、光電変換装置１４−０，１４−１の受
光面に平行な平面内で光電変換装置を移動するこ
とにより、ペレツト１の品種を変更した場合、ペ
レツトに応じて視野の位置を調節するためのもの
である。 １６−０，１６−１は光電変換装置１５−０，
１５−１からのアナログ映像信号、１７は映像処
理装置で、アナログ映像信号１６−０，１６−１
の２値化、パツド検出処理等を行なう。２１は計
算機のような制御装置で、パツド検出処理に必要
なデータ処理映像処理回路の制御等を信号１８，
２０およびインターフエイス１９を介して行な
う。２２はフレーム送り機構７及び載物台１５−
０，１５−１の駆動回路、２３は駆動回路２２を
制御するための回路で、信号２４、インターフエ
イス１９および信号２０を介して計算機に接続さ
れている。 ２５は自動ワイヤボンダで、映像処理装置１７
で求めたパツドの位置をもとに、計算機２１です
べてのパツドの位置が求められ、この自動ワイヤ
ボンダ２５で各パツドと外部電極とを金属線で自
動的に接続する。この場合、パツドの位置を検出
する速度と自動ワイヤボンデイングを行なう速度
とが整合しないときには自動ワイヤボンダ２５に
カセツトテープのようなバツフアを付加して入力
信号を一時記憶させ、検出ステーシヨン２６と自
動ワイヤボンダ２５とをオフライン的に結合させ
るようなシステムも考えられる。 またパツド位置検出速度がフレーム送り速度に
比べて十分速い場合には、第４図に示すように、
１台の映像処理装置および計算機で複数台の検出
ステーシヨン２６を制御するようにできる。本発
明では、１台の映像処理装置および計算機で少な
くとも４台の検出ステーシヨンをまかなうような
システムを提供する。 次に、本発明による映像処理の概要を示す。第
５図において、３０は本発明の光学系における
TVカメラ等の光電変換器から得られるペレツト
の部分拡大像のアナログ映像を示す。同図中、正
方形の部分３１はアルミニウムのパツド、３２は
上記３１の延長で内部配線への引出部、３３は前
工程における検査用プローバの傷跡である。 ペレツトは品種によつて種々の大きさのものが
あるが、いずれもパツドの正方形の部分３１の大
きさは共通で、ほぼ120μ□である。この場合、
引出部３２としてはLSIの品種やペレツト内の視
野の位置により、上下左右いずれの側にも出てい
る可能性がある。また、プローバの傷跡３３の大
きさはほぼ一定しているが、パツド内での位置は
不定である。なおパツド３１の周辺部３４は酸化
シリコンのコーテイング部、３５はペレツトの縁
のシリコン部、３６はペレツト外部の金−シリコ
ン共晶部である。 前記第３図に示したような落射照明の場合、パ
ツドのようなアルミ部が最も明るく、次いでシリ
コン部３５、酸化シリコン部３４の順に暗くな
る。金−シリコン共晶部３６は、光学系の光軸方
向に傾斜があるため図示のようにペレツト近辺が
最も暗く、ペレツトから離れるにつれて除々に明
るくなる。また、プローバの傷跡３３はくぼんで
いるため暗くなる。 第６図は第５図のアナログ映像３０を、アルミ
部の明るさと酸化シリコン部の明るさとの中間の
明るさをしきい値として２値化した場合の２値化
映像である。図示のように、パツド４１、引出部
４２、シリコン部４５および金−シリコン共晶部
４６のペレツトから遠い部分４６−１は白にな
り、プローバの傷跡４３、酸化シリコン部４４お
よび金−共晶部４６のペレツトに近い部分４６−
０は黒（ハツチング部分）になる。このように、
アナログ映像信号を２値化できれば、比較的簡単
な映像処理装置を実現できるため、本発明では処
理対象を２値化映像とする。 また、本発明では映像の電気的処理をさらに容
易にするため、２値化映像をたとえば第７図のよ
うにＸ方向に320絵素、Ｙ方向に240絵素にサンプ
リングする。なお同図のＸ方向64絵素、Ｙ方向20
絵素の部分は帰線区間であり、その中のＸ方向32
絵素、Ｙ方向12絵素の帯状の部分はTVカメラの
外部同期信号のパルスが出る部分である。なお、
図示の分割された各格子点のＸ，Ｙ両方向に１絵
素毎、２絵素毎、……に映像のサンプリングを行
なうことを、以降では“モード１”，“モード
２”，……と呼ぶことにする。第７図において、・
印はモード１のサンプリング、〓印はモード４の
サンプリングをそれぞれ示している。 ところで、パツド検出のための本発明の基本的
な映像処理は、 (1) ２値化用しきい値計算 (2) マクロ処理 (3) 方向チエツク (4) ミクロ処理 の四つから成り立つており、その他の処理とし
て、 (5) 各視野中のパツド相互位置の判定 (6) すべてのパツド位置の計算 などの処理がある。 このうち、(1)は前記のように、アルミ部と酸化
シリコン部の各映像信号レベルの中間の値をしき
い値として求めるための処理である。(2)はパツド
の大体の位置を検出するためのものである。(3)は
(2)で検出したパツドが、はたして所定の方向に引
出部が出ているかどうかを調べるためのものであ
る。さらに(4)の処理は、(2)で検出したパツドの位
置を高精度に検出するためのものである。 これら(1)〜(4)の処理は本発明の映像処理回路を
使用し、各処理に必要なデータ処理のみを計算機
プログラムで行ない、これに対し(5)，(6)はすべて
計算機プログラムで処理するようにする。また、
本発明ではペレツトを間欠的に移動し、ペレツト
が停止している期間中に上記のような映像処理を
行なう。したがつて、その期間中、各TVカメラ
からは同一の映像信号が繰り返し得られる。 以下、上記の(1)〜(4)の各映像処理の状態を概説
する。 まず、(1)の２値化用しきい値計算の状態を第８
図に示す。同図中、f0（ｔ），ｆ（ｔ）はTVカメ
ラから得られるアナログ映像信号であり、元来f0
（ｔ）であつたものがドリフトによりｆ（ｔ）に
変化したものとする。 前述のようにペレツトは停止しているため、図
示のような短時間の期間中、ｆ（ｔ）は同一の信
号が繰り返し入力されるほぼ周期的な信号（周期
約167ms）と考えてよい。なお同図中、l0，l1，
l2，l3はそれぞれペレツトの極端に明るい部分、
アルミ部、酸化シリコン部、極端に暗い部分に対
応した信号レベルである。このうち極端に明るい
部分とは、落射照明の場合、アルミ部、金−シリ
コン共晶部などに存在する正反射の部分で、極端
に暗い部分とは、金−シリコン共晶部のペレツト
近辺の陰の部分である。 ２値化の目的からは、このような信号レベルは
無視したい。そこで、ｌB，ｌWのように無視すべ
き信号レベル限界を設定し、ｌB〜ｌWの範囲のあ
るしきい値θo-1を設定して、この範囲内のθo-1
以上およびθo-1以下の各映像平均レベルΔｆW (n
−１）およびΔｆB (n-1)を求め、各平均レベルから
新たなしきい値θoを次のように決める。 すなわち、ｎ＝１，２，……Ｎに対して、 θo＝θo-1＋γ｛βΔｆW (n-1) −（１−β）ΔｆB (n-1)｝ …(1) ただし、 ここに、β，１−βはΔｆW (n-1)，ΔｆB (n-1)
に対する荷重、γは式(1)の右辺第２項のしきい値
修正量の過不足を補う係数であり、ｔWo-1はθo-
１≦ｆ（ｔ）≦ｌWを、ｔBo-1はθo-1≧ｆ（ｔ）≧ｌ
Bをそれぞれ満足する時間区間である。 ΔｆW (n-1)は、明るい部分の平均値と前回のし
きい値θo-1との差を意味する。 ここで、明るい部分とは、映像の値ｆ（ｔ）が
しきい値θo-1以上で、かつ上限として設けたレ
ベルｌW以下であるという条件を満たしている部
分である。上記(2)式の分母は、明るい部分の時間
幅であり、分子は映像値ｆ（ｔ）としきい値θo-
１との差の積分である。従つて、上記(2)式は映像
値ｆ（ｔ）のｔW (n-1)の時間帯における平均値と
しきい値θo-1との差である。 ΔｆB (n-1)は同様に、映像値ｆ（ｔ）がしきい
値θo-1以下でかつ下限として設けたレベルｌB以
上という暗い部分についての平均値と、しきい値
θo-1との差を意味する。 上記(1)式の｛βΔｆW (n-1)−（１−β）ΔｆB (n
−１）｝の中は、θo-1を仮の原点としたとき、Δｆ
B (n-1)とΔｆW (n-1)の間をβ：１−βの比率で分
割した点の値を示す。なお、ΔｆWは具体的には
アルミ部のレベルとして求めようとしたものであ
り、ΔｆBは酸化シリコン部として求めようとし
たものである。 βは最終的なしきい値のΔｆW，ΔｆBに対する
分割比率を意味する。 最初は、例えばθo-1より酸化シリコン部分が
高いレベルに入り込んだり、あるいは逆にアルミ
部分がθo-1より低くなつたりするため、ΔｆB，
ΔｆWの値が不正確であるが、しきし値θoがより
正しいレベルになるにつれ、ΔｆB，ΔｆWがアル
ミ部、酸化シリコン部レベルを正確に反影するよ
うになる。 γが１であれば前回のΔｆW，ΔｆBに最終的な
分配率で新しいしきい値を求めるように働くが、
収束の様子から修正の過不足があるようであれ
ば、γを変更して対応することができる。なお図
示のＴに相当する時間帯以外の信号をマスクする
ようにすれば、さらに精度よく２値化のしきい値
を求めることができる。 このように、ある時間帯の信号のみを処理の対
象とする場合、その時間帯以降では“エリアゲー
ト処理”を行なうことにする。すなわち、Ｔのよ
うな時間帯は画面上のある長方形領域に対応する
ため、その長方形の左上隅位置とＸ，Ｙ方向の大
きさを指定し、その内部の信号のみを処理する。
また、上記のしきい値計算処理は、画面のサンプ
リングは粗くても差支えないので、本発明では、
たとえばモード４程度のサンプリングで行なうよ
うにする。 以上のようにすることにより、たとえアナログ
映像信号がドリフトしても安定にしきい値とその
ドリフトに追従させることができ、信頼性の高い
２値化信号を得ることができる。 第９図は、上記の２値化用しきい値計算処理回
路を動作させるための計算機のソフトウエアの処
理の状態を示す。図示のように、まず５０でしき
い値計算回路の処理に必要なデータを与えた後、
５１でしきい値計算回路を起動する。それ以降、
計算機としては５２のように処理終了の待ち状態
に入るが、その間、計算器をただ待たせておくの
ではなく、別個の作業を行なうようにすれば、処
理時間を大幅に短縮することができる。 なお５３はしきい値計算回路からの処理終了の
割込み要求であり、映像走査点が５０で与えたエ
リアゲートの外へ完全に出たとき（すなわち、第
８図の時間帯Ｔを通つた直後）に発生し、計算機
は次の５４の処理へ移ることができる。５５はし
きい値計算の反復回数を判定する処理であり、ｎ
＜Ｎの場合のｎを更新して再び５０の処理を繰り
返し、ｎ＝Ｎの場合、しきい値は求まつたとして
次の５６の処理へ移る。 上記のように、計算機が必要なデータを処理回
路に与えて起動させてのち、終了割込みを待ちな
がら別作業を行なうような処理方法は、本発明の
(1)〜(4)の映像処理に共通の基本的形態である。こ
れにより計算機の処理時間を最大限に活用するこ
とができ、それに伴い高速処理が可能となるか
ら、第４図に示したような複数台の検出ステーシ
ヨンを１台の計算機、映像処理回路でまかなうよ
うなシステムを実現できる。 次に、(2)項のマクロ処理の状態を説明する。本
発明のマクロ処理に関係する回路としては、 (a) ノイズ除去回路 (b) 群パターンマツチング回路 の二つがある。(a)は量子化した２値化映像中のノ
イズや量子化誤差を処理するためのもので、(b)は
パツドの大路の位置を検出するものである。ここ
で、(a)，(b)いずれも検出精度は問題とならないか
ら、本発明では、たとえばモード４程度のサンプ
リングで処理するようにする。ただし、映像ノイ
ズが少ない場合には、(a)の処理を省略しても差し
つかえない。 第１０図、第１１図に(a)の回路によるノイズ除
去の処理の状態を示す。この場合、パツドの２値
化映像をモード４程度でサンプリングすると第１
０図のようなパターンが得られるが、一般に７０
−０，７０−１，７０−２のようなパターン境界
部の量子化誤差や、７１−０，７１−１のように
微小なノイズが発生する。ところがペレツトのパ
ターンに着目すると、プローバの傷跡４３や引出
部４２などの例外を除けば、ほとんどＸ，Ｙいず
れかの方向に平行な成分から成り立つている。 したがつて、たとえば量子化映像中の各点に対
して第１０図の７２のようなＸ，Ｙ方向に平行な
成分しかもたない十字状の領域（Ｘ，Ｙ方向とも
ｉ絵素からなる）を考え、その中にｉ−１絵素以
上白絵素が含まれておれば白とし、ｉ−１絵素未
満ならば黒とするような変換を行なえば、第１１
図のようなパターンが得られる。ただし、同図は
ｉ＝５の例である。 この変換を行なえば、第１０図におけるパツド
４１、引出し部４２およびブローバの傷跡４３等
は第１１図に示す６１，６２および６３のように
なつて、パターン中の量子化誤差や、微小なノイ
ズは除去することができる。しかしｉをあまり大
きくすると、ノイズがパツド近辺に存在する場合
などにパツドの形状を大幅に変えてしまうことが
あるため、LSIペレツトの場合、ｉ＝５程度が妥
当と考えられる。したがつて、比較的大きなノイ
ズや量子化誤差については若干小さくすることは
できても、完全に除去することは困難である。 次に、第１２図に(b)回路による群パターンマツ
チング処理の状態を示す。同図のように、Ｘ，Ｙ
方向とも、たとえば５絵素の幅の四つの正方形の
領域（標準パターン）７３−０，７３−１，７３
−２，７３−３を、相互の相対位置を保存したま
ま一体としたパターン７３を用いてノイズ除去後
の映像面上を走査させ、各領域での対象パターン
と、図示のような白黒の標準パターンとの一致を
判定する。 同図のように、マスクパターンを設けるのは、
ノイズ除去では除去しきれなかつた大きな量子化
誤差や、ペレツトの回転ずれによるパツドの傾き
の影響を少なくするためである。このようにして
四つの領域のうち三つ以上の領域でパターンの一
致が取れ、しかも指定したエリアゲート内であれ
ば、その点をパツドとして抽出する。たとえば、
図示のように右下隅にプローバの傷跡６３がある
パツド６１に対しては、領域７３−０，７３−
１，７３−２の各中心がＡ点，Ｂ点，Ｃ点のよう
な特徴を通過したとき、それぞれの白黒標準パタ
ーンに一致するから、そのタイミングで“パター
ン検出”の信号を出すことができる。カメラの走
査点の座標は、第４１図に示す基本となるクロツ
クの分周を行なうＸ，Ｙカウンタ３２２，３２４
により得られる。つまり、Ｘ，Ｙカウンタの値に
よつてカメラを駆動しているので、カメラの走査
点と、Ｘ，Ｙカウンタの値は一致し、カムラの走
査点の座標がわかる。カメラの走査点とマツチン
グが取れた切り出し位置とは、所定の位置関係に
あり、かつ、各四つの正方形の領域同士も所定の
相対的位置関係にあるので、カメラの走査点の座
標から、Ａ点，Ｂ点，Ｃ点のような特徴点の座標
を算出できる。この場合、Ａ〜Ｃ点はそれぞれ複
数個存在するものであるが、同図では簡単のた
め、各１点ずつを示す。いま、各領域の白黒標準
パターンをＳ（ｕ，ｖ）、マスクパターンをＭ
（ｕ，ｖ）、量子化映像面上のある点（Ｘ，Ｙ）と
それぞれに対応する領域Ｕ内での対象パターンを
（Ｘ＋ｕ，Ｙ＋ｖ）とおくと、点（Ｘ，Ｙ）で
パターンが一致するかどうかは次の論理関数Ｊ
（Ｘ，Ｙ）が成り立つかどうかを調べればよい。 ここに、は排他的論理和、〓は論理積、
工程におけるワイヤボンデイングの位置測定の自
動化に関する。 従来、IC，LSIなどの半導体製品の組立工程に
おけるペレツトのダイボンデイング工程におい
て、ペレツトはかなり寸法が大きいものであり、
リードフレームと称する治具上にペレツトを熱圧
着する場合、その位置決め精度は±100μ以上で
あるため、その位置ずれ量は作業者の目視により
測定していたが、この目視作業はパターンがきわ
めて集積化しているため、作業者に精神的苦痛を
与えていた。また、このような精密作業において
は、わずかの測定ミスが製品の歩留り低下につな
がつてくるため、信頼性の高い自動位置測定装置
を必要としてきた。 このような目視作業を自動化する方法としてパ
ターンマツチングを用いる方法が特開昭49−
111665号に示されている。 しかし、IC，LSIは上述のごとく微細な位置合
せを必要とするものであり、従来のパターンマツ
チングを行なうためには、これに対応する為にさ
らに微細な標準パターンを用いてマツチングをと
る必要がある。このような微細な標準パターンを
用いると、照合すべき画素数が増加し、処理の高
速性が妨げられると伴に、装置が画素数に対応し
て大がかりなものにならざるを得なかつた。 本発明の目的は、微細な位置合せを高速に、か
つ、大規模な装置を必要とせずに行なう位置検出
装置を提供することにある。 このような目的を達成するために、本発明で
は、位置検出すべき対象物のパターンを入力する
入力手段と、互いに所定の距離および方向の位置
関係にある複数個の領域の標準パターンと上記入
力手段で入力された対象物のパターンとを比較し
て、対象物の特定形状部の概略の位置を検出する
第１の検出手段と、この第１の検出手段で検出さ
れた概略位置に基づいて、複数個の矩形領域を対
象物のパターン上に設定し、矩形領域内の対象物
パターンの特定レベルの面積を調べ、対象物の特
定形状の正確な位置を検出する第２の検出手段と
からなることに特徴がある。 以下、本発明の実施例を図面により詳細に説明
する。 第１図は、ワイヤボンデイングのなされる前
の、たとえばLSIペレツトのような半導体部品を
示す。同図中、１はLSIペレツト（以下ペレツト
と略記する）、２はタブと称されるペレツトの台
座部分、３−０，３−１，……（一部は図示せ
ず）はペレツト１内のボンデイングパツド（以
下、パツドと略記する）、４−０，４−１、等は
リードフレームの一部である外部電極で、パツド
３−０，３−１は同図には簡単のため３−０，３
−１の２個しか記載してないが、外部電極４−
０，４−１と同数だけ、実際には20〜40個程度設
けてあり、ワイヤボンデイングによりそれぞれ対
応するパツドと外部電極とを金線やアルミ線で互
いに接続する。 ここで問題となるのは、ペレツト位置すなわち
直角座標で表わした場合の座標（Ｘ，Ｙ）と、ペ
レツト方向すなわち角度（θ）のばらつきであ
る。この場合、ばらつきの大きさ、すなわちΔＸ
およびΔＹは±100〜150μ，Δθは30′程度であ
り、自動的にワイヤボンデイングを行なうには、
各パツドの位置を±10μ程度で検出する必要があ
る。 本発明では、たとえば第２図に示すように、パ
ツドが存在するペレツト１の周辺部に少なくとも
二つの視野像５−０，５−１を設定し、その中の
パツド３−０，３−１を、本発明と同一出願人に
より既に出願された“特定パターンの認識方法”
（特願昭51−14031号）により検出する。上記視野
像の数としては、ペレツトの回転ずれΔθを検出
するために複数個必要であるが、説明を簡単にす
るため、便宜上２個としておく。なお視野像の大
きさとしては、ペレツトの位置ずれΔＸ，ΔＹお
よび回転ずれΔθ等をカバーできるよう600μ程
度のものとする。また視野像の位置は可変で、
種々の大きさのペレツトに対してもパツド検出を
行なえるように、本発明の装置では、それぞれの
視野像の位置を任意に指定できるようにする。 第３図は本発明による位置検出装置の基本構成
を示す。同図中、６はリードフレームと称する金
属板で、前第１図に示したように、そのタブ２の
部分にペレツト１が一定ピツチで圧着されてい
る。７はフレーム送り機構で、図示の破線の矢印
の方向にリードフレーム６を間欠的に送り、光学
系の直下にペレツト１を一個づつ供給する。また
８はペレツト照明用光源、９は半透明鏡、１０は
ペレツト１の拡大像を得るための対物レンズ、１
１は像分割用の反射鏡であり、ペレツト１からの
拡大像を少なくとも二つの部分像に分割する。同
図は二つの部分像に分割する場合を示し、これに
よつて図示の１２−０，１２−１の位置にペレツ
ト１の一部の拡大された実像が得られる。 １３−０，１３−１はリレーレンズ、１４−
０，１４−１は光学像を走査して時間的なアナロ
グ映像信号に変換するための光電変換装置で、一
例としてビジコン等のTVカメラなどを用いる。
１５−０，１５−１は上記のTVカメラ移動用の
載物台で、光電変換装置１４−０，１４−１の受
光面に平行な平面内で光電変換装置を移動するこ
とにより、ペレツト１の品種を変更した場合、ペ
レツトに応じて視野の位置を調節するためのもの
である。 １６−０，１６−１は光電変換装置１５−０，
１５−１からのアナログ映像信号、１７は映像処
理装置で、アナログ映像信号１６−０，１６−１
の２値化、パツド検出処理等を行なう。２１は計
算機のような制御装置で、パツド検出処理に必要
なデータ処理映像処理回路の制御等を信号１８，
２０およびインターフエイス１９を介して行な
う。２２はフレーム送り機構７及び載物台１５−
０，１５−１の駆動回路、２３は駆動回路２２を
制御するための回路で、信号２４、インターフエ
イス１９および信号２０を介して計算機に接続さ
れている。 ２５は自動ワイヤボンダで、映像処理装置１７
で求めたパツドの位置をもとに、計算機２１です
べてのパツドの位置が求められ、この自動ワイヤ
ボンダ２５で各パツドと外部電極とを金属線で自
動的に接続する。この場合、パツドの位置を検出
する速度と自動ワイヤボンデイングを行なう速度
とが整合しないときには自動ワイヤボンダ２５に
カセツトテープのようなバツフアを付加して入力
信号を一時記憶させ、検出ステーシヨン２６と自
動ワイヤボンダ２５とをオフライン的に結合させ
るようなシステムも考えられる。 またパツド位置検出速度がフレーム送り速度に
比べて十分速い場合には、第４図に示すように、
１台の映像処理装置および計算機で複数台の検出
ステーシヨン２６を制御するようにできる。本発
明では、１台の映像処理装置および計算機で少な
くとも４台の検出ステーシヨンをまかなうような
システムを提供する。 次に、本発明による映像処理の概要を示す。第
５図において、３０は本発明の光学系における
TVカメラ等の光電変換器から得られるペレツト
の部分拡大像のアナログ映像を示す。同図中、正
方形の部分３１はアルミニウムのパツド、３２は
上記３１の延長で内部配線への引出部、３３は前
工程における検査用プローバの傷跡である。 ペレツトは品種によつて種々の大きさのものが
あるが、いずれもパツドの正方形の部分３１の大
きさは共通で、ほぼ120μ□である。この場合、
引出部３２としてはLSIの品種やペレツト内の視
野の位置により、上下左右いずれの側にも出てい
る可能性がある。また、プローバの傷跡３３の大
きさはほぼ一定しているが、パツド内での位置は
不定である。なおパツド３１の周辺部３４は酸化
シリコンのコーテイング部、３５はペレツトの縁
のシリコン部、３６はペレツト外部の金−シリコ
ン共晶部である。 前記第３図に示したような落射照明の場合、パ
ツドのようなアルミ部が最も明るく、次いでシリ
コン部３５、酸化シリコン部３４の順に暗くな
る。金−シリコン共晶部３６は、光学系の光軸方
向に傾斜があるため図示のようにペレツト近辺が
最も暗く、ペレツトから離れるにつれて除々に明
るくなる。また、プローバの傷跡３３はくぼんで
いるため暗くなる。 第６図は第５図のアナログ映像３０を、アルミ
部の明るさと酸化シリコン部の明るさとの中間の
明るさをしきい値として２値化した場合の２値化
映像である。図示のように、パツド４１、引出部
４２、シリコン部４５および金−シリコン共晶部
４６のペレツトから遠い部分４６−１は白にな
り、プローバの傷跡４３、酸化シリコン部４４お
よび金−共晶部４６のペレツトに近い部分４６−
０は黒（ハツチング部分）になる。このように、
アナログ映像信号を２値化できれば、比較的簡単
な映像処理装置を実現できるため、本発明では処
理対象を２値化映像とする。 また、本発明では映像の電気的処理をさらに容
易にするため、２値化映像をたとえば第７図のよ
うにＸ方向に320絵素、Ｙ方向に240絵素にサンプ
リングする。なお同図のＸ方向64絵素、Ｙ方向20
絵素の部分は帰線区間であり、その中のＸ方向32
絵素、Ｙ方向12絵素の帯状の部分はTVカメラの
外部同期信号のパルスが出る部分である。なお、
図示の分割された各格子点のＸ，Ｙ両方向に１絵
素毎、２絵素毎、……に映像のサンプリングを行
なうことを、以降では“モード１”，“モード
２”，……と呼ぶことにする。第７図において、・
印はモード１のサンプリング、〓印はモード４の
サンプリングをそれぞれ示している。 ところで、パツド検出のための本発明の基本的
な映像処理は、 (1) ２値化用しきい値計算 (2) マクロ処理 (3) 方向チエツク (4) ミクロ処理 の四つから成り立つており、その他の処理とし
て、 (5) 各視野中のパツド相互位置の判定 (6) すべてのパツド位置の計算 などの処理がある。 このうち、(1)は前記のように、アルミ部と酸化
シリコン部の各映像信号レベルの中間の値をしき
い値として求めるための処理である。(2)はパツド
の大体の位置を検出するためのものである。(3)は
(2)で検出したパツドが、はたして所定の方向に引
出部が出ているかどうかを調べるためのものであ
る。さらに(4)の処理は、(2)で検出したパツドの位
置を高精度に検出するためのものである。 これら(1)〜(4)の処理は本発明の映像処理回路を
使用し、各処理に必要なデータ処理のみを計算機
プログラムで行ない、これに対し(5)，(6)はすべて
計算機プログラムで処理するようにする。また、
本発明ではペレツトを間欠的に移動し、ペレツト
が停止している期間中に上記のような映像処理を
行なう。したがつて、その期間中、各TVカメラ
からは同一の映像信号が繰り返し得られる。 以下、上記の(1)〜(4)の各映像処理の状態を概説
する。 まず、(1)の２値化用しきい値計算の状態を第８
図に示す。同図中、f0（ｔ），ｆ（ｔ）はTVカメ
ラから得られるアナログ映像信号であり、元来f0
（ｔ）であつたものがドリフトによりｆ（ｔ）に
変化したものとする。 前述のようにペレツトは停止しているため、図
示のような短時間の期間中、ｆ（ｔ）は同一の信
号が繰り返し入力されるほぼ周期的な信号（周期
約167ms）と考えてよい。なお同図中、l0，l1，
l2，l3はそれぞれペレツトの極端に明るい部分、
アルミ部、酸化シリコン部、極端に暗い部分に対
応した信号レベルである。このうち極端に明るい
部分とは、落射照明の場合、アルミ部、金−シリ
コン共晶部などに存在する正反射の部分で、極端
に暗い部分とは、金−シリコン共晶部のペレツト
近辺の陰の部分である。 ２値化の目的からは、このような信号レベルは
無視したい。そこで、ｌB，ｌWのように無視すべ
き信号レベル限界を設定し、ｌB〜ｌWの範囲のあ
るしきい値θo-1を設定して、この範囲内のθo-1
以上およびθo-1以下の各映像平均レベルΔｆW (n
−１）およびΔｆB (n-1)を求め、各平均レベルから
新たなしきい値θoを次のように決める。 すなわち、ｎ＝１，２，……Ｎに対して、 θo＝θo-1＋γ｛βΔｆW (n-1) −（１−β）ΔｆB (n-1)｝ …(1) ただし、 ここに、β，１−βはΔｆW (n-1)，ΔｆB (n-1)
に対する荷重、γは式(1)の右辺第２項のしきい値
修正量の過不足を補う係数であり、ｔWo-1はθo-
１≦ｆ（ｔ）≦ｌWを、ｔBo-1はθo-1≧ｆ（ｔ）≧ｌ
Bをそれぞれ満足する時間区間である。 ΔｆW (n-1)は、明るい部分の平均値と前回のし
きい値θo-1との差を意味する。 ここで、明るい部分とは、映像の値ｆ（ｔ）が
しきい値θo-1以上で、かつ上限として設けたレ
ベルｌW以下であるという条件を満たしている部
分である。上記(2)式の分母は、明るい部分の時間
幅であり、分子は映像値ｆ（ｔ）としきい値θo-
１との差の積分である。従つて、上記(2)式は映像
値ｆ（ｔ）のｔW (n-1)の時間帯における平均値と
しきい値θo-1との差である。 ΔｆB (n-1)は同様に、映像値ｆ（ｔ）がしきい
値θo-1以下でかつ下限として設けたレベルｌB以
上という暗い部分についての平均値と、しきい値
θo-1との差を意味する。 上記(1)式の｛βΔｆW (n-1)−（１−β）ΔｆB (n
−１）｝の中は、θo-1を仮の原点としたとき、Δｆ
B (n-1)とΔｆW (n-1)の間をβ：１−βの比率で分
割した点の値を示す。なお、ΔｆWは具体的には
アルミ部のレベルとして求めようとしたものであ
り、ΔｆBは酸化シリコン部として求めようとし
たものである。 βは最終的なしきい値のΔｆW，ΔｆBに対する
分割比率を意味する。 最初は、例えばθo-1より酸化シリコン部分が
高いレベルに入り込んだり、あるいは逆にアルミ
部分がθo-1より低くなつたりするため、ΔｆB，
ΔｆWの値が不正確であるが、しきし値θoがより
正しいレベルになるにつれ、ΔｆB，ΔｆWがアル
ミ部、酸化シリコン部レベルを正確に反影するよ
うになる。 γが１であれば前回のΔｆW，ΔｆBに最終的な
分配率で新しいしきい値を求めるように働くが、
収束の様子から修正の過不足があるようであれ
ば、γを変更して対応することができる。なお図
示のＴに相当する時間帯以外の信号をマスクする
ようにすれば、さらに精度よく２値化のしきい値
を求めることができる。 このように、ある時間帯の信号のみを処理の対
象とする場合、その時間帯以降では“エリアゲー
ト処理”を行なうことにする。すなわち、Ｔのよ
うな時間帯は画面上のある長方形領域に対応する
ため、その長方形の左上隅位置とＸ，Ｙ方向の大
きさを指定し、その内部の信号のみを処理する。
また、上記のしきい値計算処理は、画面のサンプ
リングは粗くても差支えないので、本発明では、
たとえばモード４程度のサンプリングで行なうよ
うにする。 以上のようにすることにより、たとえアナログ
映像信号がドリフトしても安定にしきい値とその
ドリフトに追従させることができ、信頼性の高い
２値化信号を得ることができる。 第９図は、上記の２値化用しきい値計算処理回
路を動作させるための計算機のソフトウエアの処
理の状態を示す。図示のように、まず５０でしき
い値計算回路の処理に必要なデータを与えた後、
５１でしきい値計算回路を起動する。それ以降、
計算機としては５２のように処理終了の待ち状態
に入るが、その間、計算器をただ待たせておくの
ではなく、別個の作業を行なうようにすれば、処
理時間を大幅に短縮することができる。 なお５３はしきい値計算回路からの処理終了の
割込み要求であり、映像走査点が５０で与えたエ
リアゲートの外へ完全に出たとき（すなわち、第
８図の時間帯Ｔを通つた直後）に発生し、計算機
は次の５４の処理へ移ることができる。５５はし
きい値計算の反復回数を判定する処理であり、ｎ
＜Ｎの場合のｎを更新して再び５０の処理を繰り
返し、ｎ＝Ｎの場合、しきい値は求まつたとして
次の５６の処理へ移る。 上記のように、計算機が必要なデータを処理回
路に与えて起動させてのち、終了割込みを待ちな
がら別作業を行なうような処理方法は、本発明の
(1)〜(4)の映像処理に共通の基本的形態である。こ
れにより計算機の処理時間を最大限に活用するこ
とができ、それに伴い高速処理が可能となるか
ら、第４図に示したような複数台の検出ステーシ
ヨンを１台の計算機、映像処理回路でまかなうよ
うなシステムを実現できる。 次に、(2)項のマクロ処理の状態を説明する。本
発明のマクロ処理に関係する回路としては、 (a) ノイズ除去回路 (b) 群パターンマツチング回路 の二つがある。(a)は量子化した２値化映像中のノ
イズや量子化誤差を処理するためのもので、(b)は
パツドの大路の位置を検出するものである。ここ
で、(a)，(b)いずれも検出精度は問題とならないか
ら、本発明では、たとえばモード４程度のサンプ
リングで処理するようにする。ただし、映像ノイ
ズが少ない場合には、(a)の処理を省略しても差し
つかえない。 第１０図、第１１図に(a)の回路によるノイズ除
去の処理の状態を示す。この場合、パツドの２値
化映像をモード４程度でサンプリングすると第１
０図のようなパターンが得られるが、一般に７０
−０，７０−１，７０−２のようなパターン境界
部の量子化誤差や、７１−０，７１−１のように
微小なノイズが発生する。ところがペレツトのパ
ターンに着目すると、プローバの傷跡４３や引出
部４２などの例外を除けば、ほとんどＸ，Ｙいず
れかの方向に平行な成分から成り立つている。 したがつて、たとえば量子化映像中の各点に対
して第１０図の７２のようなＸ，Ｙ方向に平行な
成分しかもたない十字状の領域（Ｘ，Ｙ方向とも
ｉ絵素からなる）を考え、その中にｉ−１絵素以
上白絵素が含まれておれば白とし、ｉ−１絵素未
満ならば黒とするような変換を行なえば、第１１
図のようなパターンが得られる。ただし、同図は
ｉ＝５の例である。 この変換を行なえば、第１０図におけるパツド
４１、引出し部４２およびブローバの傷跡４３等
は第１１図に示す６１，６２および６３のように
なつて、パターン中の量子化誤差や、微小なノイ
ズは除去することができる。しかしｉをあまり大
きくすると、ノイズがパツド近辺に存在する場合
などにパツドの形状を大幅に変えてしまうことが
あるため、LSIペレツトの場合、ｉ＝５程度が妥
当と考えられる。したがつて、比較的大きなノイ
ズや量子化誤差については若干小さくすることは
できても、完全に除去することは困難である。 次に、第１２図に(b)回路による群パターンマツ
チング処理の状態を示す。同図のように、Ｘ，Ｙ
方向とも、たとえば５絵素の幅の四つの正方形の
領域（標準パターン）７３−０，７３−１，７３
−２，７３−３を、相互の相対位置を保存したま
ま一体としたパターン７３を用いてノイズ除去後
の映像面上を走査させ、各領域での対象パターン
と、図示のような白黒の標準パターンとの一致を
判定する。 同図のように、マスクパターンを設けるのは、
ノイズ除去では除去しきれなかつた大きな量子化
誤差や、ペレツトの回転ずれによるパツドの傾き
の影響を少なくするためである。このようにして
四つの領域のうち三つ以上の領域でパターンの一
致が取れ、しかも指定したエリアゲート内であれ
ば、その点をパツドとして抽出する。たとえば、
図示のように右下隅にプローバの傷跡６３がある
パツド６１に対しては、領域７３−０，７３−
１，７３−２の各中心がＡ点，Ｂ点，Ｃ点のよう
な特徴を通過したとき、それぞれの白黒標準パタ
ーンに一致するから、そのタイミングで“パター
ン検出”の信号を出すことができる。カメラの走
査点の座標は、第４１図に示す基本となるクロツ
クの分周を行なうＸ，Ｙカウンタ３２２，３２４
により得られる。つまり、Ｘ，Ｙカウンタの値に
よつてカメラを駆動しているので、カメラの走査
点と、Ｘ，Ｙカウンタの値は一致し、カムラの走
査点の座標がわかる。カメラの走査点とマツチン
グが取れた切り出し位置とは、所定の位置関係に
あり、かつ、各四つの正方形の領域同士も所定の
相対的位置関係にあるので、カメラの走査点の座
標から、Ａ点，Ｂ点，Ｃ点のような特徴点の座標
を算出できる。この場合、Ａ〜Ｃ点はそれぞれ複
数個存在するものであるが、同図では簡単のた
め、各１点ずつを示す。いま、各領域の白黒標準
パターンをＳ（ｕ，ｖ）、マスクパターンをＭ
（ｕ，ｖ）、量子化映像面上のある点（Ｘ，Ｙ）と
それぞれに対応する領域Ｕ内での対象パターンを
（Ｘ＋ｕ，Ｙ＋ｖ）とおくと、点（Ｘ，Ｙ）で
パターンが一致するかどうかは次の論理関数Ｊ
（Ｘ，Ｙ）が成り立つかどうかを調べればよい。 ここに、は排他的論理和、〓は論理積、
【式】は領域Ｕにおける全絵素情報の論理
和、〓〓は論理否定を表わす。
各領域間のＸ，Ｙ方向の距離は、パツドの大き
さすなわち検出系の倍率で決まり、領域の大きさ
を５絵素×５絵素にした場合、ＫX＝ＫY＝３（絵
素）程度が適当である。 しかし、上記のマスクパターンだけでは完全に
は除去できない大きな量子化誤差やパツドの傾き
などのほかに、実際にはさらにTVカメラの偏向
ひずみや光学系のひずみなどがある。よつて本発
明では、これらの影響を勘案して、第１３図のよ
うに領域間の距離をＸ方向にＫX±１（絵素），Ｋ
Y±１（絵素）の幅を持たせ、各距離の組合せが
（ＫX，ＫY），（ＫX−１，ＫY−１），（ＫX＋１，Ｋ
Y＋１）の三つを満足する群パターンマツチング
の判定を同時に行なうようにする。 以上のように、パターン４３内の領域間の距離
に変動許容幅を持させることにより、すべてのパ
ツドを多少多めに抽出する。すなわち、たとえば
第１２図の抽出点Ａ，Ｂ，Ｃの近傍の点、たとえ
ばA′，B′，C′のような点も抽出される。したが
つて群パターンマツチング回路では、抽出された
パツドの位置とその抽出され方、すなわち、いず
れの領域間距離で四つの領域のうち、どの領域で
マツチングが取れたか（この処理をマツチングモ
ードの判定と呼ぶ）をバツフアメモリ内に一時格
納しておき、計算機プログラムで近接するパツド
の結合（バインド）を行なう。したがつて、計算
機プログラムの動作としては第１４図のようにな
る。同図のように、しきい値計算処理と同様に、
処理終了の待ち状態時に群パターンマツチング回
路がパツド抽出動作を行ない、処理終了割込要求
７７によりこの待ち状態が解除できる状態にな
り、次の処理７８へ進むことができる。 次に、(3)項の方向チエツクの処理の状態を第１
５図に示す。この処理は、図示のように(2)のマク
ロ処理により抽出されたパツドの特徴点（同図の
例ではＡ点，Ｂ点，Ｃ点）の外側にｄ（絵素）だ
け離れた四つの方向に長手方向と短手方向がそれ
ぞれａ（絵素）とｂ（絵素）の長さの長方形８０
−０，８０−１，８０−２，８０−３を想定し、
各長方形内の白の面積を計数するものである。そ
して、所定の方向（同図の例では右方向）の長方
形内の白面積が所定のしきい値S0以上、他の３方
向の長方形内の白面積が所定のしきい値S0′以下
であるか否かを判定する。このような判定によ
り、(2)の群パターンマツチング処理でたとえ誤つ
てパツドを検出したとしてもリジエクトし、所定
のパツドのみを確実に抽出することができる。 本発明では上記の方向チエツクの処理のうち、
四つの長方形内の白面積を計数する処理は専用装
置で行ない、他の処理は計算機プログラムで行な
うようにする。また上記のような方向チエツクの
処理において、処理を高速化するために白面積カ
ウンタを複数個用意し、並列動作させるのが望ま
しい。本発明では、たとえば白面積カウンタ４個
をまとめて“白面積カウンタ群”とし、第１６図
に示すようなエリアゲートおよび白面積カウント
用の長方形を指定する。 すなわち、一般にＳ*点をすべての白面積カウ
ント用の長方形の図形より上（Ｙ座標小）にと
り、このＳ*点を基準に各長方形の左上隅の点S0
〜S3の座標と、Ｘ，Ｙ方向の長さ（a0，b0）〜
（a3，b3）を与える。この場合、Ｓ*の座標は（Ｘ
S，ＹS），S0の座標は（ＸS＋ＸS0，ＹS＋ｙS0），
S1の座標は（ＸS＋ＸS1，ＹS＋ｙS1），S2の座標
は（ＸS＋ｘS2，ＹS＋ｙS2），S3の座標は（ＸS＋
ｘS3，ＹS＋ｙS3）である。このようにすること
により、すべての長方形のうち、映像走査が最後
の点Ｅを白面積カウンタ群で自動的に求め、図示
の破線の内部をエリアゲートになるようにする。
これにより、映像走査点がＥ点を通過した後、再
びこの白面積カウンタ群を動作させることがで
き、同一画面内の複数個の白面積カウンタ群の処
理をリアルタイム（すなわち同一フイールド内）
で行なえる利点がある。 第１７図は、このような白面積カウンタ群Ｄに
よる方向チエツクのプログラムの動作を示す。 次に、(4)項のミクロ処理の状態を第１８図に示
す。この処理は、図示のように(2)のマクロ処理で
抽出されたパツドの各特徴点（同図ではＡ点，Ｂ
点，Ｃ点）の付近にｃ（絵素）の距離でけ離れた
位置に長手、短手方向がｆ（絵素）、ｇ（絵素）
の長さの長方形を想定し、各長方形内の白面積を
計数する。前記検出した特徴点の位置に基づき、
各長方形の位置を計算機で算出し、白面積カウン
タ１１１，１１２に送出する。各特徴点における
長方形の数は、たとえばＡ点，Ｃ点のような直角
コーナ部ではそれぞれ２個（ただし互いに直交す
る）、Ｂ点のような稜線部では１個であり、長手
方向に必ず白黒パターンが変化するようにｆの大
きさを取る必要がある。このようにして想定した
各長方形内の白面積は、マクロ処理により抽出さ
れた特徴点の位置に依存した値をとる。各長方形
の白面積からパツトの境界線位置及びその境界線
上のA0点，B0点，C0点のような位置を求めるこ
とができる。つまり、各長方形内の白面積を長方
形の短手方向の長さｇで割ることにより、各長方
形内の白の部分の長手方向の長さがわかり、この
値を既知の各長方形の端の座標に加えることによ
りパツドの境界線位置の座標を算出できる。 以上のミクロ処理は、(3)項の方向チエツクと同
様に白面積カウンタ群Ｍを使用することができ、
ただ想定する長方形の位置と大きさを変えればよ
い。また、(2)項のマクロ処理の群パターンマツチ
ング回路では、四つの領域のうち三つ以上で一致
がとれれば、その点をパツドとして抽出するが、
ミクロ処理では、そのマツチングのとれた特徴点
（同図ではＡ点，Ｂ点，Ｃ点）に応じて各長方形
を設けるようにする。 第１９図にミクロ処理に対するプログラムの動
作を示す。同図において、白面積カウンタ群Ｍは
たとえば４個の白面積カウンタを一括したもの
で、前記の白面積カウンタＤと同一のものでも、
別個のものでも構わない。同一のものとした場
合、装置規模は小さくなるが、方向チエツク処理
を行なつた後、ミクロ処理を行なうような順次処
理とならざるを得ないため、処理時間がかかる。
一方、別個のものにした場合、装置規模は多少大
きくなるが同時処理が可能であり、処理時間はか
からない。 本実施例では白面積カウンタ群Ｄ，Ｍを互いに
別回路とし、高速処理を行なうようにする。ま
た、同図の９２，９６の処理とも白面積カウンタ
群Ｍを共有するが、これは上側の特徴点から下側
の特徴点へ映像走査が移行する間に充分時間的余
裕があるため、同一フイールド時間内でミクロ処
理を完了することができ、白面積カウンタ群Ｍの
有効活用を図るからである。 第２０図に、上記(1)〜(4)の四つの処理の多重動
作の例を示す。ただし、同図は検出ステーシヨン
１台、TVカメラ２台、２値化用しきい値計算回
路１台、群パターンマツチング回路１台および白
面積カウンタ群（各４個づつの白面積カウンタ）
２台の場合である。ここで、各処理を示す図形中
に記入された数値ｊ−ｋのうち、ｊは検出動作試
行回路、ｋはTVカメラ番号（０，１）による処
理であることを示し、また各処理間の矢印はそれ
ぞれ処理回路の処理終了割込みによる起動を意味
する。また、(1)のしきい値計算処理すなわち２値
化処理のフイールド間の矢印はしきい値計算のく
り返し動作を表わし、この場合、各カメラからの
アナログ映像信号からしきい値を決定するため
に、３フイールドづつ費されることを意味する。
さらに(4)のミクロ処理途中における矢印は、白面
積カウンタ群の再起動を意味する。なお(2)のマク
ロ処理を最初から起動したのは次の理由による。 (i) LSIペレツトの場合、ペレツトの反射率のば
らつきは少ないため、実際上２値化のしきい値
は突然変化することはない。 (ii) したがつて、前ペレツトの２値化に適用した
しきい値は、現在調べているペレツトにも適用
できる可能性が高い。 (iii) しかも２値化処理は合計６フイールドかかる
ため、現在調べているペレツトに対するしきい
値の計算を待つと遅くなる。 ところが、(1)の２値化処理の目的は、映像信号
の利得や直流レベルのドリフトによる、非常にゆ
つくりとした変化に追従するしきい値を求めるこ
とであるため、この処理にも起動をかける必要が
ある。したがつて、映像処理回路としては(1)のし
きい値計算回路と２値化回路とを別個の回路に切
り離し、２値化回路のしきい値はしきい値計算回
路とは独立に与えられるようにする。また、(2)の
マクロ処理終了後、(3)の方向チエツク処理と(4)の
ミクロ処理に同時に起動がかけられるのは、マク
ロ処理によりパツドの位置が大まかに与えられる
ので、方向チエツクとミクロ処理ともにこの位置
の情報があれば十分で、所定の長方形を複数個発
生することができるからである。 以上のようにすれば、(5)の“判定”、すなわち
２視野合理性チエツクで合格の場合、一応前回の
しきい値によるパツド検出が可能であるが、(1)の
しきい値計算がまだTVカメラ０に対応するしき
い値しか終了していないので、次のTVカメラ１
に対応するしきい値計算が終了するまで待たせる
ようにする。 ところが不合格であれば、図示のように新たな
しきい値が求まつた段階で、再びマクロ処理→方
向チエツク処理、ミクロ処理を起動すればよい。
かくして、１回目の判定で合格の場合は６フイー
ルド（＝100ms），２回目の判定で合格の場合は
８フイールド（＝133ms）の時間で、パツド検出
を行なうことができる。 処理時間をさらに短縮したい場合は、各処理回
路の数を増加すればよい。しかし上記の処理時間
は、フレーム送りやカセツトテープへの書き込
み、あるいはワイヤボンデイングの時間に比べて
充分短いので、第４図でｎ＝４程度の検出システ
ムでは実用上問題にならない。 以上の各処理において、計算機プログラムによ
る処理が幾つかあつたが、座標計算程度の単純な
ものだかりなので計算機の代わりにマイクロコン
ピユータで置換でき、装置規模の増大をいとわな
ければ専用装置で実現できる。 以下、本発明を実施例により詳細に説明する。 第２１図は第４図における映像処理装置１７
と、インターフエイス１９の映像処理装置に関係
する部分１９′を含めた、本発明装置の基本構成
の一例を示す。同図は、第４図における検出ステ
ーシヨンの数が４、しきい値計算回路の数が１、
群パターンマツチング回路の数が１、白面積カウ
ンタ４個で構成された白面積カウンタ群の数が２
の場合の構成例である。同図中、１６−ｉS−ｉT
（ｉS＝０〜３，ｉT＝０，１）は、第ｉS番目の検
出ステーシヨンの第ｉT番目のTVカメラからのア
ナログ映像信号である。 １００はいずれも映像前処理回路で、TVカメ
ラからのアナログ映像信号の直流再生、偏向歪の
補正、シエージング補正および２値化の処理を行
なう。すなわち、映像前処理回路１００の中の信
号補正回路１０１は、アナログ映像信号の直流再
生、偏向歪の補正、シエージング補正を行なう回
路で、この場合、三者とも従来方式を用いる。１
０２は２値化回路で、その中の１０３はしきい値
可変型のシユミツト回路、１０４はＤ／Ａ変換
器、１０５はレジスタであり、前記(1)の２値化用
しきい値計算処理により求まつたしきい値
THRiSiTをいずれかのレジスタ１０５に書き込
み、その値を保持する。したがつて、第９図に示
したような処理によりレジスタ１０５の出力、す
なわちＤ／Ａ変換器１０４の出力からアナログ映
像信号VIDiSiTのドリフト変化に追従するしきい
値THRiSiTをシユミツト回路１０３へ提供するこ
とができ、常に安定な２値化映像信号BNRiSiTを
得ることができる。一方、アナログ映像信号
VIDiSiTは図示のようにセレクタ１０６を介して
しきい値計算回路１０７へ入力され、しきい値計
算処理が行なわれる。 このように、本発明では２値化用のしきい値計
算回路と２値化回路とを分離させたため、第２０
図で説明した映像処理を同時に行なうことができ
る。 また、各シユミツト回路１０３かり得られる２
値化映像信号BNRiSiTは、セレクタ１０６を介し
てノイズ除去回路１０９、白面積カウンタ群Ｄ１
１１、白面積カウンタ群Ｍ１１２のいずれかに順
次に信号NBNR，DBNR，MBNRとして供給され
る。各映像前処理回路１００からはBNRiS0，
BNRiS1のように２種類の２値化信号が供給され
るが、セレクタ１０６としては２：３の信号の接
続関係を任意に指定することができる。また、各
映像前処理回路１００相互の間をまたがるような
信号の接続関係はないものとし、セレクタ１０６
に、その映像処理回路の番号すなわち検出ステー
シヨンの番号ｉSを指定する。 以上のような信号の接続関係は、インターフエ
イス１９′経由で計算機からレジスタ１０８に書
き込まれ、SEL信号としてセレクタ１０６へ与え
られる。また、ノイズ除去回路１０９の出力
PBNBは群パターンマツチング回路１１０へ供給
され、パツドを粗い精度で抽出する。かくして図
示のように、しきい値計算回路１０７、群パター
ンマツチング回路１１０、白面積カウンタ群Ｄ１
１１、白面積カウンタ群Ｍ１１２のデータ転送、
起動、割込みの制御を、インターフエイス１９′
を経由して行なう。なお１１３は同期分配回路
で、同図に示す各回路および各TVカメラで必要
な同期信号、走査点の座標を表わす信号等を供給
する。上記の説明では、２値化映像信号はノイズ
除去回路１０９を経由して群パターンマツチング
回路１１０へ与えられていたが、映像にノイズが
少ない場合は、必ずしもノイズ除去回路を必要と
しない。 以上の映像処理回路の詳細な説明を、HITAC
−10（商品名）のような小型計算機に接続した
場合の各回路の実施例によつて説明する。なお、
一般の計算機の場合でも、以下の実施例とおおむ
ね同じ考えで実現できる。 第２２図は小型計算機HITAC−10に接続し
た場合のインターフエイス１９′の一実施例を示
す。同図中、レジスタ用コントローラ１２０は、
第２１図の各レジスタ１０５，１０８に関する書
込みおよび状態センスを行なうためのものであ
り、信号DVNとSQLでレジスタ用コントローラ
１２０が選択された条件下で、信号ODRにより
次の三つの動作が動作指令回路１２２により指定
される。 まず、WTHR命令は第２１図の２値化用しき
い値レジスタ１０５にしきい値を書き込むための
もの、WSEL命令は第２１図のセレクタ用レジス
タ１０８にセレクタ１０６の信号接続関係を書き
込むためのもの、DSEL命令はその信号接続状態
を検出するためのものである。なお、STR１は
レジスタ書込み命令を実行するためのストローブ
信号である。かくして、レジスタ書込命令が発せ
られたときはDOT信号、レジスタ状態センス命
令が発せられたときはDIN信号をそれぞれ経由し
てデータが転送される。 次に、第２２図のチヤネルコントローラ１２
３、映像処理用コントローラ１２６について説明
する。両回路中の装置選択回路１２４と１２７、
動作指令回路１２５と１２８の機能は、いずれも
レジスタ用コントローラ１２０の場合と同様であ
る。チヤンネルコントローラ１２３は、 (1) しきい値計算回路 (2) 群パターンマツチング回路 (3) 白面積カウンタ群Ｄ (4) 白面積カウンタＭ と計算機との間の各高速データ転送を行ない、映
像処理用コントローラ１２６は上記の四つの処理
回路の動作状態を制御するためのものである。 チヤネルコントローラ１２３の入力力信号
CNT０はチヤネルコントローラ１２３と計算機
との間の高速データ転送用の制御信号、CNT１
はチヤネルコントローラ１２３と上記四つの処理
回路との間のデータ転送用の制御信号、CNT２
はチヤネルコントローラ１２３と映像処理用コン
トローラ１２６との間の制御信号である。また映
像処理用コントローラ１２６の入出力信号CNT
３は上記の四つの処理回路の起動、動作中、動作
終了などの動作状態を制御するための信号であ
る。 チヤネルコントローラ１２３の出力信号
CHNINTは割込み要求信号で、データ転送終了
時にセツトされる。映像処理用コントローラ１２
６の出力信号IMP，INTも割込み要求信号で、上
記の四つの処理回路のいずれかが処理終了時にセ
ツトする。上記の両割込み要求信号は図示のよう
にオア回路を通り、INT信号として割込み要求を
計算機に知らせる。これにより、計算機は割込み
要因をセンスするための命令を発生し、FLG信
号によりいずれの装置からの割込み要求であつた
かを認知する。 第２３図は第２１図のレジスタ１０８、セレク
タ１０６の各実施例を示す。レジスタ１０８は７
ビツツトのＤタイプラツチレジスタで、同図はた
とえば５ビツト目と６ビツト目で検出ステーシヨ
ン番号（00）2〜（11）2を、４ビツト目で２値化回
路番号（０）２，(1)２を、３ビツト目でしきい値
計算回路１０７へ入力すべきアナログ番号（０）
２，(1)２を、２ビツト目、１ビツト目、０ビツト
目で順に群パターンマツチング回路、白面積カウ
ンタ群Ｄ、白面積カウンタ群Ｍへ入力すべき２値
化映像信号番号を、それぞれ割付けた場合の例で
ある。このレジスタ１０８への書き込みのストロ
ープはWSEL命令、読出しのストローブはDSEL
命令で行なう。 まず、アナログ映像信号VIDiSiTはアナログセ
レクタ１３０でSTN SEL信号とTVD SEL信号
により、いずれかのｉS，ｉT（すなわち検出ステ
ーシヨン番号とTVカメラ番号）が選ばれ、
TVID信号として第２１図のしきい値計算回路１
０７へ供給される。また２値化映像信号BNRiSiT
は、デコーダ１３１によりSTN SEL信号で指定
される検出ステーシヨン番号ｉSが選ばれ、アン
ド回路群１３２においてPTM SEL，DRC
SEL，MIC SELの各SEL信号によりノイズ除去
回路、白面積カウンタ群Ｄ、白面積カウンタ群Ｍ
に対する２値化入力信号NBNR，DBNR，MBNR
を選択する。 以上のように構成することにより、一つのレジ
スタの内容に適当な数値を計算機から指定するだ
けで、前記のような種々の映像処理が同時に行な
うことがきる。 第２４図は第２２図のチヤネルコントローラ１
２３の一実施例である。大略の構成としては上記
HITAC10の直接モードの高速インターフエイ
ス標準品とほぼ同じなので、同一部分の説明は省
略する。ここで標準品と異なる点は、入出力用の
バツフアを各処理回路側に持たせたこと、四つの
処理回路のうち、いずれの処理回路とデータ転送
中であるかを示すチヤネル・ステータスのレジス
タ１４０を設けたことである。 具体的にはデコーダ１４１を経由してデータ転
送を行なうべき処理回路に対応する番号ｉP（＝
０〜４）のビツトを、SCHN命令によりセツトす
る。KCHN命令は割込みフラグ１４２のセンス、
CCHN命令は割込みフラグ１４２のクリヤ、
ACHN命令はWAR（ワード・アドレス・レジス
タ）１４３のセツト、RCHN命令は読出しのデー
タ転送、WCHN命令は書込みのデータ転送をそ
れぞれ行なうための命令で、RCHN命令または
WCHN命令によりWCR（ワード・カウンタ・レ
ジスタ）１４４に転送ワード数がセツトされる。 次に、第２４図のチヤネルコントローラの動作
の概略を第２５図を用いて説明する。なお、詳細
はHITAC−10の高速インターフエイス（直接
モード）等と同じなので説明は省略する。 まずSCHN命令によりチヤネル・ステータス・
レジスタ１４０の第ｉPビツト目をオンして、
CHN BSY信号として転送すべき処理回路を指定
する。続いてACHN命令により、計算機のメモリ
内のアドレスを第２４図のWARにセツトする。
なおSCHN命令、ACHN命令の順序は入れ換えて
もよい。 次いで、データ転送が書込み動作のとき(a)の
WCHN命令、読しの動作のとき(b)のRCHN命令
（以下(a)は書込み、(b)は読出しの動作に伴う信号
動作を意味するものとする）を発すると、第２４
図のWCR１４４に転送すべきデータ数ｎがセツ
トされる。これにより第２４図のWRITEMODE
のフリツプ・フロツプ１４９は(a)の場合は“１”
に、(b)の場合は“０”にセツトされる。以降、こ
のチヤネルによる高速データ転送が開始し、
（ADDR IN）のようにｎデータ転送終了後、割込
み要求信号CHN INTがセツトされる。 計算機はKCHN命令を出して、CHN FLGのよ
うにこのチヤネルからの割込み要求であることを
認知後、CCHN命令で割込み要求信号CHN INT
をクリヤする。それとともに、(a)の場合は第２４
図のアンドゲート１４５によりIMP STRTの第
ｉPビツト目にパルスが出て該当処理回路を起動
し、(b)の場合は第２４図のアンドゲート１４６に
よりIMP STOPの第ｉPビツト目にパルスが出て
該処理回路の動作を停止し、いずれの場合でもオ
アゲート１４７によりチヤネルステータスレジス
タ１４０をリセツトする。 なお第２４図において、TIM，REQ，
PMTin，ADDR IN，DATA IN（入力側），
DATA OUT（出力側），RQL０の各信号は、第
２２図のCNT０に相当する信号である。また、
Ｒ、SLCTは図示のようにWCRをデコードした
ものであり、読出し時のレジスタ切換信号であ
る。これと、DATA OUT（出力側），DATA IN
（入力軸）およびCHN BSYの各信号は、第２２
図のCNT１に相当する。さらに、IMP STRT，
IMP STOPの各信号は第２２図のCNT２に相当
する信号である。 第２６図は、第２２図の映像処理用コントロー
ラ１２６の一実施例でルる。図の映像処理ステー
タス・レジスタ１５０は前記四つの処理回路の動
作を制御するためのものであり、前述のように
IMP STRT，IMP STOPの第ｉPビツト目の信号
によりこのレジスタの第ｉPビツト目がそれぞれ
セツト、リセツトしてその出力信号IMP BSYに
より該当回路を制御する。また、１５１なフラ
グ・レジスタで、図示のようにIMP BSY信号の
第ｉPビツト目がセツト（すなわち、ｉPに対応す
る処理回路が動作中）の条件下でIMP END信号
のｉPビツト目にパルスがくると、このフラグ・
レジスタ１５１の第ｉPビツト目がセツトする。
したがつて、いずれかの処理回路が動作を終了す
ると、オアゲート１５２の出力から終了割込み要
求信号が出る。 １５４はマスクレジスタで、MIMP命令はこの
レジスタ１５４のセツト／リセツトを制御するた
めのものであり、二つ以上の処理回路から同時に
終了割込み要求が発生する場合、各割込み要求に
対する計算機処理を円滑に行なわせるものであ
る。またKIMPは終了割込みのセンス命令、
CBSYはフラグレジスタ１５１の特定ビツトクリ
ヤ命令、DBSXはフラグレジスタ１５１のステー
タスセンス命令である。さらに、RPTMは後述の
群パターンマツチング回路のパラメータの読出し
を制御するための命令である。 次に、第２７図に第２６図の映像処理用コント
ローラの動作例を示す。第２７図のADDR IN
(a)，(b)はチヤネルコントローラによる書込み、読
出しデータ転送中であることを表わし、前述のよ
うに書込みデータ転送終了後、IMP STRT、読
出しデータ転送終了後、IMP STOPの各ｉPビツ
ト目にパルスが出る。 まず、IMP STRTのパルスに伴い、映像処理
ステータスレジスタ１５０の出力すなわちIMP
BSYのｉPビツト目がセツトし、ｉPに対応する処
理回路が動作状態に入る。以降、その処理回路は
所定の動作を行ない、動作終了の時点でIMP
ENDにパルスが出力され、図示のようにIMP
BSYがセツトしている条件下でフラグレジスタ１
５１のｉPビツト目がセツトし、マスクレジスタ
１５４がリセツトしておればIMP INTから処理
終了割込み要求が出る。 これにより計算機からKIMP命令が送出され、
これが映像入出力コントローラからの割込み要求
であることが、IMP FLGにパルスが返つてくる
ことで認知される。計算機は次にMIMP命令を送
出してマスク・レジスタ１５４をセツトし、他の
割込み要求を禁止した後、CIMP命令を出してフ
ラグレジスタ１５１のｉPビツト目をクリヤす
る。この場合、もし他の割込み要求がなければ
IMP INTはリセツトする。それに伴ない、計算
機は(b)のようにチヤネルコントローラによる読み
出しデータ転送を行なう。 読み出しデータ転送終了時にはｉPに対応する
処前回路からIMP STOPの第ｉPビツト目にパル
スが発生し、映像処理ステータス・レジスタ、し
たがつてIMP BSYの第ｉPピツト目をリセツトす
る。これとともに、計算機は再びMIMP命令によ
りマスクレジスタをリセツトして、他の終了割込
み要求を許可する。 以上のようにして処理回路の動作を制御するこ
とができるが、上記の説明で示されたように、
IMP BSYの第ｉPピツト目がセツトした後しばら
くの間、計算機は別の作業を行なうことができる
から、ｉP以外の番号に対応する処理回路を起動
させるようにすれば、複数個の処理回路を同時に
起動させることができる。 第２８図は、第２１図の２値化用しきい値計算
回路１０７の一実施例である。同図中、アナログ
映像信号TVIDは、サンプルホールド回路１６
０，Ａ／Ｄ変換器１６１によりデジタル信号に変
換され、ラツチレジスタ１６２へ格納される。
XCP／４とその遅延された信号は、このサンプ
ルホールド回路１６０，Ａ／Ｄ変換器１６１、ラ
ツチレジスタ１６２のクロツク信号である。一
方、エリア・ゲート回路１６３は画面中の特定の
長方形領域をゲートするための回路で、端子の
信号THR AREAがゲート信号である。 本回路の書込みデータ転送の制御は、CHN
BSY０とDATA OUTすなわちチヤネルコントロ
ーラにより行なわれ、アンドゲート１６４を経由
してエリアゲート回路１６３の端子からエリア
用パラメータのラツチレジスタ１６５に無視すべ
き信号レベルの限界ｌWとｌB、およびラツチレジ
スタ１６６にしきい値の初期値θ０をそれぞれ設
定する。 コンパレータ１６７，１６８はそれぞれｆとｌ
W・ｆとｌBとの値の大小関係を比較するためのも
ので、それぞれｆ＜ｌW，ｆ＞ｌBのときに“１”
となる。したがつて、アンドゲート１６９の出力
は、映像信号ｆが指定されたエリアの内部でかつ
ｌW＞ｆ＞ｌBのとき“１”となる。１７１はアダ
ーで、ラツチレジスタ１６２とノツト回路１７０
の各出力を加えられ、ｆ−θ０なる値の出力を送
出する。 さらに１７２，１７３は式(2)，(3)の分子に相当
する“明るさ積分”を計算する回路、１７４，１
７５は式(2)，(3)の分母に相当する。“時間積分”
を計算するカウンタで、ｆ≧θのときアンドゲー
ト１７６が開いて１７２，１７４が動作し、ｆ＜
θのときアンドゲート１７７が開いて１７３，１
７５が動作する。明るさ積分回路１７２，１７３
の構成は、図示のようにアダーとラツチレジスタ
１７８で実現でき、このアダーの一方の入力には
ｆ−θ０、他方の入力にはラツチレジスタ１７８
の出力をフイードバツクするようにすればよい。 かくして所定のしきい値積分動作終了時に、エ
リアゲート回路１６３の端子からIMP END０
の信号パルスが送出され、ラツチレジスタ１７
８，１７９には所定の明るさ積分値Fn，Gn、カ
ウンタ１７４，１７５には所定の時間積分値
An，Bnが格納される。なおIMP STRT０はカウ
ンタ１７４，１７５を積分動作する前にリセツト
するための信号である。 このようにして得られた各データは、チヤネル
コントローラにより順次読出される。すなわち、
読出し用ストローブパルスDATA INはアンドゲ
ート１８０でCHN BSY０とのアンドが取られ、
Ｒ SLCT信号によりアンドゲート１８１におい
て選択された各データは、上記アンドゲート１８
０の出力を読出し用ストローブとしてナンドゲー
ト１８２を経由して順次読出されてゆく。 計算機は以上の四つのパラメータをもとに式
(2)，(3)の除算および式(1)の新たなしきい値θ１を
計算し、ラツチレジスタ１６６の内容をθ１とし
て全く同一の処理をしきい値計算回路に繰り返し
行なわせ、ｎ＝Ｎとなつたとき得られるしきい値
θNを第２１図のレジスタ１０５に与える。かく
して、同図のシユミツト回路１０３の出力からは
θNをしきい値とする２値化信号を得ることがで
きる。 第２９図は本発明のエリアゲート回路１６３の
一実施例で、エリアに関するパラメータは第１６
図に準ずる。また第３０図は第２９図の主要部の
波形を示す。第２９図において、ラツチレジスタ
１９０，１９１，１９２，１９３はそれぞれｘ
S，ｙS，ａ，ｂを設定するためのものである。す
なわち、チヤネルコントローラによる書込みスト
ローブパルスが端子より与えられ、各データは
端子より、たとえば図のように直列または並列
的に設定される。 一方、，端子はカウンタ１９４，１９５の
起動（イニシヤライズ）用のもので、画面走査が
第１６図のＸ＝ＸS，Ｙ＝ＹSなるタイミングでパ
ルスが印加され、各カウンタはリセツトされる。
端子のIMP BSYiPはｉPに対応する処理回路が
動作可能状態に入れば第３０図のＡ部のようにオ
ンになり、端子のＸクロツク、端子のＹクロ
ツクがアンドゲート１９６，１９７をそれぞれ通
過し、カウンタ１９４，１９５が計数動作を行な
う。したがつて、コンパレータ１９８，１９９は
それぞれＸ＝ＸS＋ｘS，Ｙ＝ＹS＋ｙSなるタイミ
ングでパルスを送出する。それに伴ない、それぞ
れカウンタ２００，２０１をリセツトするととも
に、フリツプ・フロツプ２０２，２０３をセツト
する。それ以降、カウンタ２００，２０１は動作
を開始し、それぞれＸ＝ＸS＋ｘS＋ａ，Ｙ＝ＹS
＋ｙS＋ｂとなるタイミングでコンパレータ２０
４，２０５から出力パルスを送出し、フリツプ・
フロツプ２０２，２０３をそれぞれリセツトす
る。 したがつて、アンドゲート２０６の出力すなわ
ち端子からは、第３０図のようなＸS＋ｘS≦Ｘ
≦ＸS＋ｘSａ，ＹS＋ｙS≦Ｙ≦ＹS＋ｙS＋ｂなる
エリアの時間帯でオンとなるようなARER信号が
得られる。また、アンドゲート回路２０７の出力
は第３０図のＢ部のように、Ｘ＝ＸS＋ｘS＋ａ、
かつＹ＝ＹS＋ｙS＋ｂなるタイミングでパルスを
送出するから、端子からはデイレー２０８によ
りエリア走査終了という意味のパルスが送出され
る。なお、端子はチヤネル用コントローラによ
る書込みデータが次段の回路にまたがるような場
合の出力端子である（たとえば第２８図参照）。 第３１図は、第２１図のノイズ除去回路１０９
の一実施例である。同図は第１０図の原理説明に
おける十字状領域をＸ，Ｙ方向とも５絵素にとつ
た例である。同図中、シフトバツフア２１０は画
面の４水平走査線（ラスタ）のメモリ容量をもつ
直列入力直列出力型シフトレジスタ群で、各レジ
スタ２１１の長さはXCP／４のように、たとえ
ばモード４のサンプリングクロツクを用いる場
合、96ビツトである。 一方、切出し用バツフア２１２は、XCP／４
をサンプリングクロツクとして画面から５絵素×
５絵素の領域を切出す回路で、長さ５ビツトの直
列入力並列出力型のシフトレジスタ２１３を５本
備え、入力信号NBNRをはじめとして、シフトレ
ジスタ２１１の各出力が並列的に各シフトレジ
スタ２１３に入力される。このは画面上のＸ座
標が同一で、Ｙ座標が、たとえばモード４で連続
した情報である。 切出し用バツフア２１２の出力は第１０図の
十字状領域に相当する信号で、１ビツト９入力の
アダー２１４での“１”の個数を並列的に計数
する。一方、２１５はしきい値をプリセツトする
ためのレジスタであり、この出力とアダー２１
４の出力とがコンパレータ２１６で比較され、
≧ならばコンパレータ２１６の出力PBNRが
“１”となる。 このようにして得られた信号NBNRは、前述の
ようにパターンの量子化誤差や、微小な孤立ノイ
ズが除去された信号となる。 第３２図は第２１図のノイズ除去回路１０９の
他の一実施例であり、第３１図の実施例と異なる
点は、シフトバツフア２１０中のシフトレジスタ
２１１の代りにRAM（Ramdom Access
Memory）２１７を用いて等価な回路を実現した
ものである。シフトバツフアにシフトレジスタを
用いた場合、本発明のように96ビツト丁度の長さ
のものは実在せぬため、たとえば64ビツト＋32ビ
ツトのように適当な長さのシフトレジスタを組合
せて実現しなければならないため、ICの個数が
多くなつてしまう。 これに比べて、RAMを用いる場合は長さは自
由に決めることができ、ICの個数も少なくて済
む利点がある。 第３３図に第３２図のRAMの制御動作を示
す。同図のRAMのアドレス信号ADDRの値は
XCP／４−αのパルスが出る毎に更新され、画
面の１ラスタ走査時間に０から95まで変わる。
Ｗ／Ｒ信号はRAMの書込み／読出しの指定を行
なうためのもので、“０”が読出し、“１”が書込
みである。RAM STRBはRAMの書込み、読出し
用のストローブ信号、BFFR STRBはバツフア
レジスタ（Ｄ形フリツプフロツプ）２１８へのス
トローブ信号である。図示のように、XCP／４
−αの各パルスの前半部では、ADDRの値のアド
レスのすべて（RAM２１７の情報）を下のバツ
フアレジスタ２１８へ書込む。次いで後半部で
は、バツフアレジスタ２１８から読み出された情
報を、シフトレジスタ２１３へ送るとともに次段
のRAMの同一アドレスへ書込む。この動作を
XCP／４のパルス毎に繰り返すことにより、
RAMをシフトレジスタとして使うことができ
る。以降の処理は第３１図の処理と全く同一なの
で、説明を省略する。 なお第３１図、第３２図における切出し用バツ
フア２１２中の直列入力並列出力型シフトレジス
タ２１３の代りに、信号をビツト成分に持つラ
ツチレジスタを４本用いることにより切出し用バ
ツフア２１２を実現することもできる。また、ア
ダー２１４、しきい値プリセツト用レジスタ２１
５、コンパレータ２１６の代りに信号をいつた
ん電流値に変換し、電流をアナログ加算した結果
をシユミツト回路で２値化する形態も考えられ
る。さらに、一般にｉ絵素＋ｊ絵素の切出しバツ
フアを実現するためには、ｊ−１個の直列入力直
列出力型のシフトレジスタまたはRAMからなる
シフトバツフアを構成すればよい。 以上のようにして得られたノイズ除去信号
PBNRは、次の群パターンマツチング回路へ提供
される。 第３４図は、第２１図における群パターンマツ
チング回路１１０の基本構成例を示す。同図の２
１０すなわちシフトバツフア０と２、および２２
０すなわちシフトバツフア１は第３１図、第３２
図と同様に、それぞれ順に４本、４本および15本
の直列入力直列出力型のシフトレジスタまたは
RAMから構成される。また、２１２すなわち切
出し用バツフア０，１，２，３は第３１図、第３
２図と同様に、５本の直列入力並列出力型のシフ
トレジスタまたはラツチレジスタから構成され
る。 ここで２１０すなわちシフトバツフア０，２の
役割はノイズ除去回路の場合と同様に、画面上の
Ｘ座標が同一でＹ座標がたとえばモード４で連続
した情報を並列的に得ることである。また、２
２０すなわちシフトバツフア１の役割は、第１２
図の各標準パターン相互のＹ方向の間隔を与える
ことである。２１２すなわち切出し用バツフア
０，１，２，３は第１２図の各領域の対象パター
ンすなわちPKUP０，１，２，３を提供するため
のものである。 ２２１すなわち部分パターンマツチング回路
０，１，２，３は各領域での対象パターンPKUP
０，１，２，３と、標準パターンSTND０，１，
２，３およびMSK０，１，２，３との一致判定
（式(4)参照）を行なう回路であり、各出力PTM
０，１，２，３は対象パターンと標準パターンと
が一致すれば“１”、不一致であれば“０”であ
る。また、マツチングシフト回路２２２は第１２
図、第１３図に示すように各領域間の幾何学的距
離の判定を行なう回路であり、Ｘ方向はマツチン
グ結果PTM０，１，２，３を相対的にデイレー
させることにより、Ｙ方向は２２０すなわちシフ
トバツフア１かな送出されるYTAP信号のうちい
ずれかを選択することによりそれぞれ距離判定を
行なう。なおMTCHijはその判定結果である。 マツチングモード判定回路と２２３は、前述の
マツチングモード（すなわちマツチングの取り
方）の判定処理を行ない、MTCH MODEはその
判定結果である。このように画面走査に従い、順
次求まる判定結果MTCH MODEおよびマツチン
グが取れた画面座標Ｘ／４，Ｙ／４が、一時的に
メモリバツフア２２４に格納される。 また、エリアゲート回路１６３は、指定された
エリアだけのパツドのみを抽出するようにゲート
する信号PTM AREAを発生するための回路であ
る。このようにして、画面内の指定されたエリア
内におけるパツド数Ｎとその抽出結果PADが計
算機へ転送される。 なお上記の構成ではエリアゲート回路が１個で
あつたが、映像処理の都合上さらに複雑な形状を
したエリアをゲートしたい場合には、エリアゲー
ト回路を複数個用いるようにすればよい。 以下、第２１図における群パターンマツチング
回路１１０を構成する各回路の実施例の説明を行
なう。 まず、第３５図は第３４図の部分パターンマツ
チング回路２２１の実施例で、５絵素×５絵素の
部分パターンマツチング回路の１例を示す。同図
中、２３０，２３１は標準パターン、マスクパタ
ーン用の各レジスタで、図示のようにそれぞれ５
個のラツチレジスタ（５ビツト）から成る。各レ
ジスタは図示のように直列に接続されており、各
データはチヤネルコントローラにより書き込まれ
る。すなわち、CHN BSY１を条件として書込み
用ストローブ信号DATA OUTがアンドゲート２
３２を通り、各ラツチレジスタの左から右へデー
タが転送される。 PKUPiは対象パターンの２次元信号であり、
標準パターン用のレジスタ２３０の各ラツチレジ
スタの出力と対応するもの同志が排他論理和
（EOR）回路マトリスで排他論理和をとられ、各
結果は次のナンド回路マトリクス２３４へ送られ
る。各ナンド回路は図示のようにオープンコレク
タになつており、排他論理和の各結果とそれに対
応するマスクパターンとのナンド結果とは図のよ
うに出力部でワイヤードオアされ、ナツト回路２
３５によりパターンマツチング結果の信号PTMi
が得られる。 第３６図は、第３４図のマツチングシフト回路
２２２の一実施例である。ラツチレジスタ２４
１，２４２は第１２図、第１３図の領域間の「距
離−１」すなわちＫX−１，ＫY−１を格納するた
めのもので、各データはチヤネルコントローラに
より書き込まれる。すなわち第３５図と同様に、
CHN BSY１とDATA OUTがアンドゲート２４
０に加えられ、その出力に書込み用ストローブ信
号が与えられる。なお、この部分は第３５図の場
合と同じなので、第３５図のアンドゲート２３２
の出力信号をラツチレジスタ２４１，２４２のス
トローブ信号としてもよい。 ラツチレジスタ２４１の出力すなわちＫX−１
はセレクタ２４４と２４６に与えられ、それぞれ
PTM２，PTM０を直列入力並列出力型のシフト
レジスタ２４３，２４５で遅延させた信号のう
ち、いずれか一方を選択する。また、ラツチレジ
スタ２４２の出力すなわちＫY−１はセレクタ２
４７に与えられ、第３４図のシフトバツフア１の
出力TAPの信号からいずれか一方を選択して
YSEL信号を出力する。 マツチング結果のPTM３はMTCH３０と同じ
信号であり、第１３図の点P30に対応するマツチ
ング結果PTM２に関しては、セレクタ２４４の
出力は２ビツト直列入力並列出力型のシフトレジ
スタ２４８で遅延され、セレクタ２４４の出力、
シフトレジスタ２４８による１絵素遅れ、同じく
２絵素遅れの各信号が順にMTCH２０，２１，
２２となり、第１３図の点P20，P21，P22に対応
するものとなる。 マツチング結果のPTM１は、各２個のRAM２
４９とバツフアメモリ２５０により２ラスタ分だ
け遅延され、PTM１そのもの、１ラスタ遅れ、
２ラスタ遅れの各信号が順にMTCH１０，１
１，１２となり、第１３図の点P10，P11，P12に
対応するものとなる。 マツチング結果のPTM０に関しては、同様に
各２個のRAM２４９、バツフアメモリ２５０と
２５１、ならびに直列入力直列出力のシフトレジ
スタ２５２により、セレクタ２４６の出力、１ラ
スタ＋１絵素遅れ、２ラスタ＋２絵素遅れの各信
号が順に第１３図の点P00，P01，P02に対応する
ものとなる。 以上のようにして、各マツチング結果を第１３
図のような空間的な対応関係にさせることができ
る。またノイズ除去回路１０９の場合と同様に、
本回路のシフトバツフア中のRAM２４９および
バツフアメモリ２５０の代りにシフトレジスタを
用いてもよい。 第３７図は第３４図のマツチングモード判定回
路２２３の一実施例である。同図のアンドゲート
回路群２６０，２６１，２６２では、四つの部分
パターンマツチングのうち三つ以上でマツチング
が取れたか否かを判定する。すなわち、各アンド
ゲート回路群中のアンドゲート２６３は部分パタ
ーンが四つともマツチングがとれたとき、２６４
は第１２図の左上隅のマツチングのみがとれなか
つたとき、２６５は右上隅のマツチングのみがと
れなかつたとき、２６６は左下隅のマツチングの
みがとれなかつたとき、２６７は右下隅のマツチ
ングのみがとれなかつたとき、それぞれ出力
“１”となる。 アンドゲート回路群２６０，２６１，２６２は
第１３図の各領域間の距離が、（ＫX−１）×（ＫY
−１），（ＫX×ＫY），（ＫX＋１）×（ＫY＋１）の群
パターンマツチングに対応する。これらのアンド
ゲート回路群２６０，２６１，２６２の各出力は
それぞれオアゲート２６８を通り、エンコーダ２
６９で３ビツトにコード化される。このオアゲー
ト２６９の出力１ビツトと、コードの３ビツトと
の計４ビツトが領域間の三種類の距離について４
×３＝12（ビツト）の情報としてラツチレジスタ
２７０に一時格納される。 一方、３個のオアゲート２６８の各出力は図示
のようにオアゲート２７１に加えられるが、これ
はアンドゲート２６３〜２６７のうち少なくとも
１個のアンドゲートが“１”となつたこと、すな
わちパツドを検出したことを意味する。よつて、
フリツプフロツプ２７２はセツトされ、DTCT信
号が“１”となる。また、ラツチレジスタ２７０
の出力はマツチングのとれ方を表わし、MTCH
MODE信号として次に説明するメモリバツフア
へ送られる。 第３８図は第３４図のメモリバツフア２２４の
一実施例である。パツドが検出された場合、第３
６図で説明したパツドの求まり方を表わす
MTCH MODEと、そのパツドの画面座標（Ｘ／
４，Ｙ／４）を計算機へ転送する必要がある。 第３８図および各部の動作を示す第３９図にお
いて、PTM AREA＝“１”の条件下でパツドが
検出（すなわち、DTCT＝“１”）されたとき、
XCP／４−ε０にパルスが出ればフリツプフロ
ツプ２８０はセツトし、アンドゲート２８１が開
いてMTCH MODEのデータがメモリバツフア２
８３へ送られる。また、XCP／４−ε１にパル
スが出ればフリツプフロツプ２８０はリセツト
し、アンドゲート２８２が開いて画面座標の２進
データ（Ｘ／４，Ｙ／４）がメモリバツフア２８
３へ送られる。 XCP／４−ε０，XCP／４−ε１のパルスは
DTCT＝“１”なる時間幅で１個づつ出るので、
オアゲート２８４、アンドゲート２８５により
DTCT＝“１”となる毎にアツプダウンカウンタ
２８６の値を２づつ大きくする。一方、メモリバ
ツフア２８３は図示のように複数個のRAM２８
９で構成されており、MTCH MODEまたは
（Ｘ／４，Ｙ／４）のデータの各ビツトが１個の
RAMに対応している。 いま、アンドゲート２８３からパルスが出れ
ば、フリツプフロツプ２８７をセツトしてRAM
２８９の書込み動作を指定し、オアゲート２８８
からのパルスをストローブとして、アツプダウン
カウンタ２８６の内容をRAM２８９のアドレス
へ書込む。ここでデイレー２９０は、書込み用の
最初のストローブパルスのタイミングにより、
RAMのアドレスが０から始まるようにするため
のものである。したがつて、RAM２８９の偶数
アドレスにはMTCH MODE、奇数アドレスには
（Ｘ／４，Ｙ／４）がそれぞれ格納されてゆく。 次に、読出しの場合の動作を説明する。RPTM
命令（第２６図参照）が出ると、まず、アツプダ
ウンカウンタ２８６の内容（すなわち、検出した
パツド数をＮとすれば2Nなる値）をアンドゲー
ト２９１を介して計算機に読込む。これによつ
て、計算機はチヤネルコントローラにより2N個
のデータを高速に読込む。 すなわち、読出し用ストローブパルス
DATAINはアンドゲート２９２でCHN BSY１と
のアンドがとられ、PTM AREA＝“０”なる条
件下で、このストローブパルスはアンドゲート２
９３を通過し、アツプダウンカウンタ２８６をダ
ウンさせる。なお、これとともにフリツプフロツ
プ２８７をリセツトしてRAM読出し動作を指定
し、アツプダウンカウンタ２８６の内容である
RAMのアドレスから、オアゲート２８８の出力
パルスをストローブとして、アンドゲート２９４
を経由して順次読出す。 なおデイレー２９５は読出し用の最初のストロ
ーブパルスのタイミングによりRAMのアドレス
が2N−１からセツトされるようにするためであ
る。したがつて、この読出し動作によりRAMの
2N−１から０まで順に読出されてゆく。 以上のような回路構成により、群パターンマツ
チング回路を実現することができる。 次に、第４０図に第２１図の白面積カウンタ群
Ｄ１１１（あるいは白面積カウンタ群Ｍ１１２）
の一実施例を示す。白面積カウンタ群Ｄ，Ｍとも
回路構成は全く同一であるため、図にはカウンタ
群Ｄに関する回路番号、信号名等を示し、カウン
タ群Ｍに関するものは括弧内に示してある。 本回路のパラメータ書込みもチヤネルコントロ
ーラの制御により行なわれる。すなわち、CHN
BSY２(3)とDATA OUTとがアンドゲート３００
に加えられ、その出力を書込み用ストローブとし
て、たとえば図示のように１６３すなわちエリア
ゲート回路３，２，１，０およびラツチレジスタ
３０２，３０１へデータを直列に書込んでゆく。
ただし、ラツチレジスタ３０１，３０２のデータ
は第１６図のＸS，ＹS（モード１）である。 コンパレータ３０３，３０４はそれぞれＸ＝Ｘ
S，Ｙ＝ＹSになつたとき、各エリアゲート回路１
６３中のＸ，Ｙカウンタを端子，を通じてリ
セツトするとともに、フリツプフロツプ３０５，
３０６をセツトする。したがつてIMP BSY２(3)
＝“１”なる条件下で、Ｘ＝ＸSかつＹ＝ＹSなる
タイミングでアンドゲート３０７が開き、端子
によりすべてのエリアゲート回路１６３を起動す
る。一方、モード１のクロツクパルスXCP，
YCPが端子，より加えられ、すべてのエリ
アゲート回路１６３のＸ，Ｙカウンタを動作させ
る。 各エリアゲート回路は、第１６図に示した各エ
リアを走査中にが“１”となるため、アンドゲ
ート３０８はその時間帯でのXCPパルスが加わ
り、かつ第２１図に示したセレクタ１０６からの
信号DBNR（MBNO）＝“１”すなわち対象パター
ンが白のとき出力を送出し、カウンタ３０９には
計数される。このようにして、各エリアゲート回
路１６３はエリア走査終了時点に端子からパル
スを送出し、フリツプフロツプ３１０をセツトす
る。したがつて、すべてのフリツプフロツプ３１
０がセツトしたタイミングでアンドゲート３１１
が“１”となり、フリツプフロツプ３０５，３０
６，３１０をリセツトし、IMP END２(3)からパ
ルスを送出する。 このようにして、３０９すなわちカウンタ０，
１，２，３に各エリアの白面積値S0，S1，S2，S3
が得られるが、各データはチヤネルコントローラ
により順次読出される。すなわち、CHN BSY２
(3)とDATA INとがアンドゲート３１１に加わ
り、その出力を読出し用ストローブとして
RSLCTとアンドゲート３１２で選択された各デ
ータは、ナンドゲート３１３を経由して順次読出
されてゆく。 第４１図は、第２１図の同期分配回路１１３の
一実施例である。同図中、３２０はたとえば6M
Hzのパルス発振器、３２１はパルス幅変換用の整
形回路で、Ｘ，Ｙカウンタ３２２，３２４および
デコーダ３２３，３２５とともに図示のように接
続されている。なお、この主要出力信号の波形を
第４２図に示す。 ここで、XCPは整形回路３２１の出力で6MHz
のパルス、YCPはデコーダ３２３の出力値が３
８４になる毎１回送出される。すなわち15.7KHz
のパルスである。HD，VDすなわちTVカメラ用
の外部同期信号は、それぞれフリツプフロツプ３
２６，３２８および波形整形回路（レベル、極性
変換用）３２７，３２９により図のようになる。
また、SYNCすなわちモニタ用外部同期信号はフ
リツプフロツプ３３０，３３１，EOR回路３３
２および波形整形回路（レベル、極性変換用）３
３３により図のようになる。 XCP／４はモード４のサンプリングクロツク
パルスで、アンドゲート３３４，３３５および３
３６によりＹカウンタの値が４の倍数のときにの
みＸカウンタの値が４の倍数毎にパルスを出す。
一方、YCP／４はアンドゲート３３５，３３７
によりＹカウンタの値が４の倍数毎に１回のみパ
ルスを出す。なお第４３図にさらに詳細な信号波
形図を示す。 第４１図の３３８〜３４１はデイレーまたはデ
イルー群で、図のような各デイレー時間を有する
ものとすれば、XCP，XCP／４，RAM STRB，
Ｗ／Ｒに関しては第４３図のようにある。なお
BFFR STRBに関しては両図とも省略してあ
る。さらに第４１図のX0，Y0はそれぞれＸ＝
X0，Ｙ＝Y0なるタイミングにパルスを出す信号
である。 以上説明したように、本発明においては主要部
分をすべてハードウエアで実現し、計算機の方は
簡単な座標計算程度の処理を行なうのみのため、
信頼性の高い自動位置検出装置を提供することが
でき、その効果は大きいものである。
さすなわち検出系の倍率で決まり、領域の大きさ
を５絵素×５絵素にした場合、ＫX＝ＫY＝３（絵
素）程度が適当である。 しかし、上記のマスクパターンだけでは完全に
は除去できない大きな量子化誤差やパツドの傾き
などのほかに、実際にはさらにTVカメラの偏向
ひずみや光学系のひずみなどがある。よつて本発
明では、これらの影響を勘案して、第１３図のよ
うに領域間の距離をＸ方向にＫX±１（絵素），Ｋ
Y±１（絵素）の幅を持たせ、各距離の組合せが
（ＫX，ＫY），（ＫX−１，ＫY−１），（ＫX＋１，Ｋ
Y＋１）の三つを満足する群パターンマツチング
の判定を同時に行なうようにする。 以上のように、パターン４３内の領域間の距離
に変動許容幅を持させることにより、すべてのパ
ツドを多少多めに抽出する。すなわち、たとえば
第１２図の抽出点Ａ，Ｂ，Ｃの近傍の点、たとえ
ばA′，B′，C′のような点も抽出される。したが
つて群パターンマツチング回路では、抽出された
パツドの位置とその抽出され方、すなわち、いず
れの領域間距離で四つの領域のうち、どの領域で
マツチングが取れたか（この処理をマツチングモ
ードの判定と呼ぶ）をバツフアメモリ内に一時格
納しておき、計算機プログラムで近接するパツド
の結合（バインド）を行なう。したがつて、計算
機プログラムの動作としては第１４図のようにな
る。同図のように、しきい値計算処理と同様に、
処理終了の待ち状態時に群パターンマツチング回
路がパツド抽出動作を行ない、処理終了割込要求
７７によりこの待ち状態が解除できる状態にな
り、次の処理７８へ進むことができる。 次に、(3)項の方向チエツクの処理の状態を第１
５図に示す。この処理は、図示のように(2)のマク
ロ処理により抽出されたパツドの特徴点（同図の
例ではＡ点，Ｂ点，Ｃ点）の外側にｄ（絵素）だ
け離れた四つの方向に長手方向と短手方向がそれ
ぞれａ（絵素）とｂ（絵素）の長さの長方形８０
−０，８０−１，８０−２，８０−３を想定し、
各長方形内の白の面積を計数するものである。そ
して、所定の方向（同図の例では右方向）の長方
形内の白面積が所定のしきい値S0以上、他の３方
向の長方形内の白面積が所定のしきい値S0′以下
であるか否かを判定する。このような判定によ
り、(2)の群パターンマツチング処理でたとえ誤つ
てパツドを検出したとしてもリジエクトし、所定
のパツドのみを確実に抽出することができる。 本発明では上記の方向チエツクの処理のうち、
四つの長方形内の白面積を計数する処理は専用装
置で行ない、他の処理は計算機プログラムで行な
うようにする。また上記のような方向チエツクの
処理において、処理を高速化するために白面積カ
ウンタを複数個用意し、並列動作させるのが望ま
しい。本発明では、たとえば白面積カウンタ４個
をまとめて“白面積カウンタ群”とし、第１６図
に示すようなエリアゲートおよび白面積カウント
用の長方形を指定する。 すなわち、一般にＳ*点をすべての白面積カウ
ント用の長方形の図形より上（Ｙ座標小）にと
り、このＳ*点を基準に各長方形の左上隅の点S0
〜S3の座標と、Ｘ，Ｙ方向の長さ（a0，b0）〜
（a3，b3）を与える。この場合、Ｓ*の座標は（Ｘ
S，ＹS），S0の座標は（ＸS＋ＸS0，ＹS＋ｙS0），
S1の座標は（ＸS＋ＸS1，ＹS＋ｙS1），S2の座標
は（ＸS＋ｘS2，ＹS＋ｙS2），S3の座標は（ＸS＋
ｘS3，ＹS＋ｙS3）である。このようにすること
により、すべての長方形のうち、映像走査が最後
の点Ｅを白面積カウンタ群で自動的に求め、図示
の破線の内部をエリアゲートになるようにする。
これにより、映像走査点がＥ点を通過した後、再
びこの白面積カウンタ群を動作させることがで
き、同一画面内の複数個の白面積カウンタ群の処
理をリアルタイム（すなわち同一フイールド内）
で行なえる利点がある。 第１７図は、このような白面積カウンタ群Ｄに
よる方向チエツクのプログラムの動作を示す。 次に、(4)項のミクロ処理の状態を第１８図に示
す。この処理は、図示のように(2)のマクロ処理で
抽出されたパツドの各特徴点（同図ではＡ点，Ｂ
点，Ｃ点）の付近にｃ（絵素）の距離でけ離れた
位置に長手、短手方向がｆ（絵素）、ｇ（絵素）
の長さの長方形を想定し、各長方形内の白面積を
計数する。前記検出した特徴点の位置に基づき、
各長方形の位置を計算機で算出し、白面積カウン
タ１１１，１１２に送出する。各特徴点における
長方形の数は、たとえばＡ点，Ｃ点のような直角
コーナ部ではそれぞれ２個（ただし互いに直交す
る）、Ｂ点のような稜線部では１個であり、長手
方向に必ず白黒パターンが変化するようにｆの大
きさを取る必要がある。このようにして想定した
各長方形内の白面積は、マクロ処理により抽出さ
れた特徴点の位置に依存した値をとる。各長方形
の白面積からパツトの境界線位置及びその境界線
上のA0点，B0点，C0点のような位置を求めるこ
とができる。つまり、各長方形内の白面積を長方
形の短手方向の長さｇで割ることにより、各長方
形内の白の部分の長手方向の長さがわかり、この
値を既知の各長方形の端の座標に加えることによ
りパツドの境界線位置の座標を算出できる。 以上のミクロ処理は、(3)項の方向チエツクと同
様に白面積カウンタ群Ｍを使用することができ、
ただ想定する長方形の位置と大きさを変えればよ
い。また、(2)項のマクロ処理の群パターンマツチ
ング回路では、四つの領域のうち三つ以上で一致
がとれれば、その点をパツドとして抽出するが、
ミクロ処理では、そのマツチングのとれた特徴点
（同図ではＡ点，Ｂ点，Ｃ点）に応じて各長方形
を設けるようにする。 第１９図にミクロ処理に対するプログラムの動
作を示す。同図において、白面積カウンタ群Ｍは
たとえば４個の白面積カウンタを一括したもの
で、前記の白面積カウンタＤと同一のものでも、
別個のものでも構わない。同一のものとした場
合、装置規模は小さくなるが、方向チエツク処理
を行なつた後、ミクロ処理を行なうような順次処
理とならざるを得ないため、処理時間がかかる。
一方、別個のものにした場合、装置規模は多少大
きくなるが同時処理が可能であり、処理時間はか
からない。 本実施例では白面積カウンタ群Ｄ，Ｍを互いに
別回路とし、高速処理を行なうようにする。ま
た、同図の９２，９６の処理とも白面積カウンタ
群Ｍを共有するが、これは上側の特徴点から下側
の特徴点へ映像走査が移行する間に充分時間的余
裕があるため、同一フイールド時間内でミクロ処
理を完了することができ、白面積カウンタ群Ｍの
有効活用を図るからである。 第２０図に、上記(1)〜(4)の四つの処理の多重動
作の例を示す。ただし、同図は検出ステーシヨン
１台、TVカメラ２台、２値化用しきい値計算回
路１台、群パターンマツチング回路１台および白
面積カウンタ群（各４個づつの白面積カウンタ）
２台の場合である。ここで、各処理を示す図形中
に記入された数値ｊ−ｋのうち、ｊは検出動作試
行回路、ｋはTVカメラ番号（０，１）による処
理であることを示し、また各処理間の矢印はそれ
ぞれ処理回路の処理終了割込みによる起動を意味
する。また、(1)のしきい値計算処理すなわち２値
化処理のフイールド間の矢印はしきい値計算のく
り返し動作を表わし、この場合、各カメラからの
アナログ映像信号からしきい値を決定するため
に、３フイールドづつ費されることを意味する。
さらに(4)のミクロ処理途中における矢印は、白面
積カウンタ群の再起動を意味する。なお(2)のマク
ロ処理を最初から起動したのは次の理由による。 (i) LSIペレツトの場合、ペレツトの反射率のば
らつきは少ないため、実際上２値化のしきい値
は突然変化することはない。 (ii) したがつて、前ペレツトの２値化に適用した
しきい値は、現在調べているペレツトにも適用
できる可能性が高い。 (iii) しかも２値化処理は合計６フイールドかかる
ため、現在調べているペレツトに対するしきい
値の計算を待つと遅くなる。 ところが、(1)の２値化処理の目的は、映像信号
の利得や直流レベルのドリフトによる、非常にゆ
つくりとした変化に追従するしきい値を求めるこ
とであるため、この処理にも起動をかける必要が
ある。したがつて、映像処理回路としては(1)のし
きい値計算回路と２値化回路とを別個の回路に切
り離し、２値化回路のしきい値はしきい値計算回
路とは独立に与えられるようにする。また、(2)の
マクロ処理終了後、(3)の方向チエツク処理と(4)の
ミクロ処理に同時に起動がかけられるのは、マク
ロ処理によりパツドの位置が大まかに与えられる
ので、方向チエツクとミクロ処理ともにこの位置
の情報があれば十分で、所定の長方形を複数個発
生することができるからである。 以上のようにすれば、(5)の“判定”、すなわち
２視野合理性チエツクで合格の場合、一応前回の
しきい値によるパツド検出が可能であるが、(1)の
しきい値計算がまだTVカメラ０に対応するしき
い値しか終了していないので、次のTVカメラ１
に対応するしきい値計算が終了するまで待たせる
ようにする。 ところが不合格であれば、図示のように新たな
しきい値が求まつた段階で、再びマクロ処理→方
向チエツク処理、ミクロ処理を起動すればよい。
かくして、１回目の判定で合格の場合は６フイー
ルド（＝100ms），２回目の判定で合格の場合は
８フイールド（＝133ms）の時間で、パツド検出
を行なうことができる。 処理時間をさらに短縮したい場合は、各処理回
路の数を増加すればよい。しかし上記の処理時間
は、フレーム送りやカセツトテープへの書き込
み、あるいはワイヤボンデイングの時間に比べて
充分短いので、第４図でｎ＝４程度の検出システ
ムでは実用上問題にならない。 以上の各処理において、計算機プログラムによ
る処理が幾つかあつたが、座標計算程度の単純な
ものだかりなので計算機の代わりにマイクロコン
ピユータで置換でき、装置規模の増大をいとわな
ければ専用装置で実現できる。 以下、本発明を実施例により詳細に説明する。 第２１図は第４図における映像処理装置１７
と、インターフエイス１９の映像処理装置に関係
する部分１９′を含めた、本発明装置の基本構成
の一例を示す。同図は、第４図における検出ステ
ーシヨンの数が４、しきい値計算回路の数が１、
群パターンマツチング回路の数が１、白面積カウ
ンタ４個で構成された白面積カウンタ群の数が２
の場合の構成例である。同図中、１６−ｉS−ｉT
（ｉS＝０〜３，ｉT＝０，１）は、第ｉS番目の検
出ステーシヨンの第ｉT番目のTVカメラからのア
ナログ映像信号である。 １００はいずれも映像前処理回路で、TVカメ
ラからのアナログ映像信号の直流再生、偏向歪の
補正、シエージング補正および２値化の処理を行
なう。すなわち、映像前処理回路１００の中の信
号補正回路１０１は、アナログ映像信号の直流再
生、偏向歪の補正、シエージング補正を行なう回
路で、この場合、三者とも従来方式を用いる。１
０２は２値化回路で、その中の１０３はしきい値
可変型のシユミツト回路、１０４はＤ／Ａ変換
器、１０５はレジスタであり、前記(1)の２値化用
しきい値計算処理により求まつたしきい値
THRiSiTをいずれかのレジスタ１０５に書き込
み、その値を保持する。したがつて、第９図に示
したような処理によりレジスタ１０５の出力、す
なわちＤ／Ａ変換器１０４の出力からアナログ映
像信号VIDiSiTのドリフト変化に追従するしきい
値THRiSiTをシユミツト回路１０３へ提供するこ
とができ、常に安定な２値化映像信号BNRiSiTを
得ることができる。一方、アナログ映像信号
VIDiSiTは図示のようにセレクタ１０６を介して
しきい値計算回路１０７へ入力され、しきい値計
算処理が行なわれる。 このように、本発明では２値化用のしきい値計
算回路と２値化回路とを分離させたため、第２０
図で説明した映像処理を同時に行なうことができ
る。 また、各シユミツト回路１０３かり得られる２
値化映像信号BNRiSiTは、セレクタ１０６を介し
てノイズ除去回路１０９、白面積カウンタ群Ｄ１
１１、白面積カウンタ群Ｍ１１２のいずれかに順
次に信号NBNR，DBNR，MBNRとして供給され
る。各映像前処理回路１００からはBNRiS0，
BNRiS1のように２種類の２値化信号が供給され
るが、セレクタ１０６としては２：３の信号の接
続関係を任意に指定することができる。また、各
映像前処理回路１００相互の間をまたがるような
信号の接続関係はないものとし、セレクタ１０６
に、その映像処理回路の番号すなわち検出ステー
シヨンの番号ｉSを指定する。 以上のような信号の接続関係は、インターフエ
イス１９′経由で計算機からレジスタ１０８に書
き込まれ、SEL信号としてセレクタ１０６へ与え
られる。また、ノイズ除去回路１０９の出力
PBNBは群パターンマツチング回路１１０へ供給
され、パツドを粗い精度で抽出する。かくして図
示のように、しきい値計算回路１０７、群パター
ンマツチング回路１１０、白面積カウンタ群Ｄ１
１１、白面積カウンタ群Ｍ１１２のデータ転送、
起動、割込みの制御を、インターフエイス１９′
を経由して行なう。なお１１３は同期分配回路
で、同図に示す各回路および各TVカメラで必要
な同期信号、走査点の座標を表わす信号等を供給
する。上記の説明では、２値化映像信号はノイズ
除去回路１０９を経由して群パターンマツチング
回路１１０へ与えられていたが、映像にノイズが
少ない場合は、必ずしもノイズ除去回路を必要と
しない。 以上の映像処理回路の詳細な説明を、HITAC
−10（商品名）のような小型計算機に接続した
場合の各回路の実施例によつて説明する。なお、
一般の計算機の場合でも、以下の実施例とおおむ
ね同じ考えで実現できる。 第２２図は小型計算機HITAC−10に接続し
た場合のインターフエイス１９′の一実施例を示
す。同図中、レジスタ用コントローラ１２０は、
第２１図の各レジスタ１０５，１０８に関する書
込みおよび状態センスを行なうためのものであ
り、信号DVNとSQLでレジスタ用コントローラ
１２０が選択された条件下で、信号ODRにより
次の三つの動作が動作指令回路１２２により指定
される。 まず、WTHR命令は第２１図の２値化用しき
い値レジスタ１０５にしきい値を書き込むための
もの、WSEL命令は第２１図のセレクタ用レジス
タ１０８にセレクタ１０６の信号接続関係を書き
込むためのもの、DSEL命令はその信号接続状態
を検出するためのものである。なお、STR１は
レジスタ書込み命令を実行するためのストローブ
信号である。かくして、レジスタ書込命令が発せ
られたときはDOT信号、レジスタ状態センス命
令が発せられたときはDIN信号をそれぞれ経由し
てデータが転送される。 次に、第２２図のチヤネルコントローラ１２
３、映像処理用コントローラ１２６について説明
する。両回路中の装置選択回路１２４と１２７、
動作指令回路１２５と１２８の機能は、いずれも
レジスタ用コントローラ１２０の場合と同様であ
る。チヤンネルコントローラ１２３は、 (1) しきい値計算回路 (2) 群パターンマツチング回路 (3) 白面積カウンタ群Ｄ (4) 白面積カウンタＭ と計算機との間の各高速データ転送を行ない、映
像処理用コントローラ１２６は上記の四つの処理
回路の動作状態を制御するためのものである。 チヤネルコントローラ１２３の入力力信号
CNT０はチヤネルコントローラ１２３と計算機
との間の高速データ転送用の制御信号、CNT１
はチヤネルコントローラ１２３と上記四つの処理
回路との間のデータ転送用の制御信号、CNT２
はチヤネルコントローラ１２３と映像処理用コン
トローラ１２６との間の制御信号である。また映
像処理用コントローラ１２６の入出力信号CNT
３は上記の四つの処理回路の起動、動作中、動作
終了などの動作状態を制御するための信号であ
る。 チヤネルコントローラ１２３の出力信号
CHNINTは割込み要求信号で、データ転送終了
時にセツトされる。映像処理用コントローラ１２
６の出力信号IMP，INTも割込み要求信号で、上
記の四つの処理回路のいずれかが処理終了時にセ
ツトする。上記の両割込み要求信号は図示のよう
にオア回路を通り、INT信号として割込み要求を
計算機に知らせる。これにより、計算機は割込み
要因をセンスするための命令を発生し、FLG信
号によりいずれの装置からの割込み要求であつた
かを認知する。 第２３図は第２１図のレジスタ１０８、セレク
タ１０６の各実施例を示す。レジスタ１０８は７
ビツツトのＤタイプラツチレジスタで、同図はた
とえば５ビツト目と６ビツト目で検出ステーシヨ
ン番号（00）2〜（11）2を、４ビツト目で２値化回
路番号（０）２，(1)２を、３ビツト目でしきい値
計算回路１０７へ入力すべきアナログ番号（０）
２，(1)２を、２ビツト目、１ビツト目、０ビツト
目で順に群パターンマツチング回路、白面積カウ
ンタ群Ｄ、白面積カウンタ群Ｍへ入力すべき２値
化映像信号番号を、それぞれ割付けた場合の例で
ある。このレジスタ１０８への書き込みのストロ
ープはWSEL命令、読出しのストローブはDSEL
命令で行なう。 まず、アナログ映像信号VIDiSiTはアナログセ
レクタ１３０でSTN SEL信号とTVD SEL信号
により、いずれかのｉS，ｉT（すなわち検出ステ
ーシヨン番号とTVカメラ番号）が選ばれ、
TVID信号として第２１図のしきい値計算回路１
０７へ供給される。また２値化映像信号BNRiSiT
は、デコーダ１３１によりSTN SEL信号で指定
される検出ステーシヨン番号ｉSが選ばれ、アン
ド回路群１３２においてPTM SEL，DRC
SEL，MIC SELの各SEL信号によりノイズ除去
回路、白面積カウンタ群Ｄ、白面積カウンタ群Ｍ
に対する２値化入力信号NBNR，DBNR，MBNR
を選択する。 以上のように構成することにより、一つのレジ
スタの内容に適当な数値を計算機から指定するだ
けで、前記のような種々の映像処理が同時に行な
うことがきる。 第２４図は第２２図のチヤネルコントローラ１
２３の一実施例である。大略の構成としては上記
HITAC10の直接モードの高速インターフエイ
ス標準品とほぼ同じなので、同一部分の説明は省
略する。ここで標準品と異なる点は、入出力用の
バツフアを各処理回路側に持たせたこと、四つの
処理回路のうち、いずれの処理回路とデータ転送
中であるかを示すチヤネル・ステータスのレジス
タ１４０を設けたことである。 具体的にはデコーダ１４１を経由してデータ転
送を行なうべき処理回路に対応する番号ｉP（＝
０〜４）のビツトを、SCHN命令によりセツトす
る。KCHN命令は割込みフラグ１４２のセンス、
CCHN命令は割込みフラグ１４２のクリヤ、
ACHN命令はWAR（ワード・アドレス・レジス
タ）１４３のセツト、RCHN命令は読出しのデー
タ転送、WCHN命令は書込みのデータ転送をそ
れぞれ行なうための命令で、RCHN命令または
WCHN命令によりWCR（ワード・カウンタ・レ
ジスタ）１４４に転送ワード数がセツトされる。 次に、第２４図のチヤネルコントローラの動作
の概略を第２５図を用いて説明する。なお、詳細
はHITAC−10の高速インターフエイス（直接
モード）等と同じなので説明は省略する。 まずSCHN命令によりチヤネル・ステータス・
レジスタ１４０の第ｉPビツト目をオンして、
CHN BSY信号として転送すべき処理回路を指定
する。続いてACHN命令により、計算機のメモリ
内のアドレスを第２４図のWARにセツトする。
なおSCHN命令、ACHN命令の順序は入れ換えて
もよい。 次いで、データ転送が書込み動作のとき(a)の
WCHN命令、読しの動作のとき(b)のRCHN命令
（以下(a)は書込み、(b)は読出しの動作に伴う信号
動作を意味するものとする）を発すると、第２４
図のWCR１４４に転送すべきデータ数ｎがセツ
トされる。これにより第２４図のWRITEMODE
のフリツプ・フロツプ１４９は(a)の場合は“１”
に、(b)の場合は“０”にセツトされる。以降、こ
のチヤネルによる高速データ転送が開始し、
（ADDR IN）のようにｎデータ転送終了後、割込
み要求信号CHN INTがセツトされる。 計算機はKCHN命令を出して、CHN FLGのよ
うにこのチヤネルからの割込み要求であることを
認知後、CCHN命令で割込み要求信号CHN INT
をクリヤする。それとともに、(a)の場合は第２４
図のアンドゲート１４５によりIMP STRTの第
ｉPビツト目にパルスが出て該当処理回路を起動
し、(b)の場合は第２４図のアンドゲート１４６に
よりIMP STOPの第ｉPビツト目にパルスが出て
該処理回路の動作を停止し、いずれの場合でもオ
アゲート１４７によりチヤネルステータスレジス
タ１４０をリセツトする。 なお第２４図において、TIM，REQ，
PMTin，ADDR IN，DATA IN（入力側），
DATA OUT（出力側），RQL０の各信号は、第
２２図のCNT０に相当する信号である。また、
Ｒ、SLCTは図示のようにWCRをデコードした
ものであり、読出し時のレジスタ切換信号であ
る。これと、DATA OUT（出力側），DATA IN
（入力軸）およびCHN BSYの各信号は、第２２
図のCNT１に相当する。さらに、IMP STRT，
IMP STOPの各信号は第２２図のCNT２に相当
する信号である。 第２６図は、第２２図の映像処理用コントロー
ラ１２６の一実施例でルる。図の映像処理ステー
タス・レジスタ１５０は前記四つの処理回路の動
作を制御するためのものであり、前述のように
IMP STRT，IMP STOPの第ｉPビツト目の信号
によりこのレジスタの第ｉPビツト目がそれぞれ
セツト、リセツトしてその出力信号IMP BSYに
より該当回路を制御する。また、１５１なフラ
グ・レジスタで、図示のようにIMP BSY信号の
第ｉPビツト目がセツト（すなわち、ｉPに対応す
る処理回路が動作中）の条件下でIMP END信号
のｉPビツト目にパルスがくると、このフラグ・
レジスタ１５１の第ｉPビツト目がセツトする。
したがつて、いずれかの処理回路が動作を終了す
ると、オアゲート１５２の出力から終了割込み要
求信号が出る。 １５４はマスクレジスタで、MIMP命令はこの
レジスタ１５４のセツト／リセツトを制御するた
めのものであり、二つ以上の処理回路から同時に
終了割込み要求が発生する場合、各割込み要求に
対する計算機処理を円滑に行なわせるものであ
る。またKIMPは終了割込みのセンス命令、
CBSYはフラグレジスタ１５１の特定ビツトクリ
ヤ命令、DBSXはフラグレジスタ１５１のステー
タスセンス命令である。さらに、RPTMは後述の
群パターンマツチング回路のパラメータの読出し
を制御するための命令である。 次に、第２７図に第２６図の映像処理用コント
ローラの動作例を示す。第２７図のADDR IN
(a)，(b)はチヤネルコントローラによる書込み、読
出しデータ転送中であることを表わし、前述のよ
うに書込みデータ転送終了後、IMP STRT、読
出しデータ転送終了後、IMP STOPの各ｉPビツ
ト目にパルスが出る。 まず、IMP STRTのパルスに伴い、映像処理
ステータスレジスタ１５０の出力すなわちIMP
BSYのｉPビツト目がセツトし、ｉPに対応する処
理回路が動作状態に入る。以降、その処理回路は
所定の動作を行ない、動作終了の時点でIMP
ENDにパルスが出力され、図示のようにIMP
BSYがセツトしている条件下でフラグレジスタ１
５１のｉPビツト目がセツトし、マスクレジスタ
１５４がリセツトしておればIMP INTから処理
終了割込み要求が出る。 これにより計算機からKIMP命令が送出され、
これが映像入出力コントローラからの割込み要求
であることが、IMP FLGにパルスが返つてくる
ことで認知される。計算機は次にMIMP命令を送
出してマスク・レジスタ１５４をセツトし、他の
割込み要求を禁止した後、CIMP命令を出してフ
ラグレジスタ１５１のｉPビツト目をクリヤす
る。この場合、もし他の割込み要求がなければ
IMP INTはリセツトする。それに伴ない、計算
機は(b)のようにチヤネルコントローラによる読み
出しデータ転送を行なう。 読み出しデータ転送終了時にはｉPに対応する
処前回路からIMP STOPの第ｉPビツト目にパル
スが発生し、映像処理ステータス・レジスタ、し
たがつてIMP BSYの第ｉPピツト目をリセツトす
る。これとともに、計算機は再びMIMP命令によ
りマスクレジスタをリセツトして、他の終了割込
み要求を許可する。 以上のようにして処理回路の動作を制御するこ
とができるが、上記の説明で示されたように、
IMP BSYの第ｉPピツト目がセツトした後しばら
くの間、計算機は別の作業を行なうことができる
から、ｉP以外の番号に対応する処理回路を起動
させるようにすれば、複数個の処理回路を同時に
起動させることができる。 第２８図は、第２１図の２値化用しきい値計算
回路１０７の一実施例である。同図中、アナログ
映像信号TVIDは、サンプルホールド回路１６
０，Ａ／Ｄ変換器１６１によりデジタル信号に変
換され、ラツチレジスタ１６２へ格納される。
XCP／４とその遅延された信号は、このサンプ
ルホールド回路１６０，Ａ／Ｄ変換器１６１、ラ
ツチレジスタ１６２のクロツク信号である。一
方、エリア・ゲート回路１６３は画面中の特定の
長方形領域をゲートするための回路で、端子の
信号THR AREAがゲート信号である。 本回路の書込みデータ転送の制御は、CHN
BSY０とDATA OUTすなわちチヤネルコントロ
ーラにより行なわれ、アンドゲート１６４を経由
してエリアゲート回路１６３の端子からエリア
用パラメータのラツチレジスタ１６５に無視すべ
き信号レベルの限界ｌWとｌB、およびラツチレジ
スタ１６６にしきい値の初期値θ０をそれぞれ設
定する。 コンパレータ１６７，１６８はそれぞれｆとｌ
W・ｆとｌBとの値の大小関係を比較するためのも
ので、それぞれｆ＜ｌW，ｆ＞ｌBのときに“１”
となる。したがつて、アンドゲート１６９の出力
は、映像信号ｆが指定されたエリアの内部でかつ
ｌW＞ｆ＞ｌBのとき“１”となる。１７１はアダ
ーで、ラツチレジスタ１６２とノツト回路１７０
の各出力を加えられ、ｆ−θ０なる値の出力を送
出する。 さらに１７２，１７３は式(2)，(3)の分子に相当
する“明るさ積分”を計算する回路、１７４，１
７５は式(2)，(3)の分母に相当する。“時間積分”
を計算するカウンタで、ｆ≧θのときアンドゲー
ト１７６が開いて１７２，１７４が動作し、ｆ＜
θのときアンドゲート１７７が開いて１７３，１
７５が動作する。明るさ積分回路１７２，１７３
の構成は、図示のようにアダーとラツチレジスタ
１７８で実現でき、このアダーの一方の入力には
ｆ−θ０、他方の入力にはラツチレジスタ１７８
の出力をフイードバツクするようにすればよい。 かくして所定のしきい値積分動作終了時に、エ
リアゲート回路１６３の端子からIMP END０
の信号パルスが送出され、ラツチレジスタ１７
８，１７９には所定の明るさ積分値Fn，Gn、カ
ウンタ１７４，１７５には所定の時間積分値
An，Bnが格納される。なおIMP STRT０はカウ
ンタ１７４，１７５を積分動作する前にリセツト
するための信号である。 このようにして得られた各データは、チヤネル
コントローラにより順次読出される。すなわち、
読出し用ストローブパルスDATA INはアンドゲ
ート１８０でCHN BSY０とのアンドが取られ、
Ｒ SLCT信号によりアンドゲート１８１におい
て選択された各データは、上記アンドゲート１８
０の出力を読出し用ストローブとしてナンドゲー
ト１８２を経由して順次読出されてゆく。 計算機は以上の四つのパラメータをもとに式
(2)，(3)の除算および式(1)の新たなしきい値θ１を
計算し、ラツチレジスタ１６６の内容をθ１とし
て全く同一の処理をしきい値計算回路に繰り返し
行なわせ、ｎ＝Ｎとなつたとき得られるしきい値
θNを第２１図のレジスタ１０５に与える。かく
して、同図のシユミツト回路１０３の出力からは
θNをしきい値とする２値化信号を得ることがで
きる。 第２９図は本発明のエリアゲート回路１６３の
一実施例で、エリアに関するパラメータは第１６
図に準ずる。また第３０図は第２９図の主要部の
波形を示す。第２９図において、ラツチレジスタ
１９０，１９１，１９２，１９３はそれぞれｘ
S，ｙS，ａ，ｂを設定するためのものである。す
なわち、チヤネルコントローラによる書込みスト
ローブパルスが端子より与えられ、各データは
端子より、たとえば図のように直列または並列
的に設定される。 一方、，端子はカウンタ１９４，１９５の
起動（イニシヤライズ）用のもので、画面走査が
第１６図のＸ＝ＸS，Ｙ＝ＹSなるタイミングでパ
ルスが印加され、各カウンタはリセツトされる。
端子のIMP BSYiPはｉPに対応する処理回路が
動作可能状態に入れば第３０図のＡ部のようにオ
ンになり、端子のＸクロツク、端子のＹクロ
ツクがアンドゲート１９６，１９７をそれぞれ通
過し、カウンタ１９４，１９５が計数動作を行な
う。したがつて、コンパレータ１９８，１９９は
それぞれＸ＝ＸS＋ｘS，Ｙ＝ＹS＋ｙSなるタイミ
ングでパルスを送出する。それに伴ない、それぞ
れカウンタ２００，２０１をリセツトするととも
に、フリツプ・フロツプ２０２，２０３をセツト
する。それ以降、カウンタ２００，２０１は動作
を開始し、それぞれＸ＝ＸS＋ｘS＋ａ，Ｙ＝ＹS
＋ｙS＋ｂとなるタイミングでコンパレータ２０
４，２０５から出力パルスを送出し、フリツプ・
フロツプ２０２，２０３をそれぞれリセツトす
る。 したがつて、アンドゲート２０６の出力すなわ
ち端子からは、第３０図のようなＸS＋ｘS≦Ｘ
≦ＸS＋ｘSａ，ＹS＋ｙS≦Ｙ≦ＹS＋ｙS＋ｂなる
エリアの時間帯でオンとなるようなARER信号が
得られる。また、アンドゲート回路２０７の出力
は第３０図のＢ部のように、Ｘ＝ＸS＋ｘS＋ａ、
かつＹ＝ＹS＋ｙS＋ｂなるタイミングでパルスを
送出するから、端子からはデイレー２０８によ
りエリア走査終了という意味のパルスが送出され
る。なお、端子はチヤネル用コントローラによ
る書込みデータが次段の回路にまたがるような場
合の出力端子である（たとえば第２８図参照）。 第３１図は、第２１図のノイズ除去回路１０９
の一実施例である。同図は第１０図の原理説明に
おける十字状領域をＸ，Ｙ方向とも５絵素にとつ
た例である。同図中、シフトバツフア２１０は画
面の４水平走査線（ラスタ）のメモリ容量をもつ
直列入力直列出力型シフトレジスタ群で、各レジ
スタ２１１の長さはXCP／４のように、たとえ
ばモード４のサンプリングクロツクを用いる場
合、96ビツトである。 一方、切出し用バツフア２１２は、XCP／４
をサンプリングクロツクとして画面から５絵素×
５絵素の領域を切出す回路で、長さ５ビツトの直
列入力並列出力型のシフトレジスタ２１３を５本
備え、入力信号NBNRをはじめとして、シフトレ
ジスタ２１１の各出力が並列的に各シフトレジ
スタ２１３に入力される。このは画面上のＸ座
標が同一で、Ｙ座標が、たとえばモード４で連続
した情報である。 切出し用バツフア２１２の出力は第１０図の
十字状領域に相当する信号で、１ビツト９入力の
アダー２１４での“１”の個数を並列的に計数
する。一方、２１５はしきい値をプリセツトする
ためのレジスタであり、この出力とアダー２１
４の出力とがコンパレータ２１６で比較され、
≧ならばコンパレータ２１６の出力PBNRが
“１”となる。 このようにして得られた信号NBNRは、前述の
ようにパターンの量子化誤差や、微小な孤立ノイ
ズが除去された信号となる。 第３２図は第２１図のノイズ除去回路１０９の
他の一実施例であり、第３１図の実施例と異なる
点は、シフトバツフア２１０中のシフトレジスタ
２１１の代りにRAM（Ramdom Access
Memory）２１７を用いて等価な回路を実現した
ものである。シフトバツフアにシフトレジスタを
用いた場合、本発明のように96ビツト丁度の長さ
のものは実在せぬため、たとえば64ビツト＋32ビ
ツトのように適当な長さのシフトレジスタを組合
せて実現しなければならないため、ICの個数が
多くなつてしまう。 これに比べて、RAMを用いる場合は長さは自
由に決めることができ、ICの個数も少なくて済
む利点がある。 第３３図に第３２図のRAMの制御動作を示
す。同図のRAMのアドレス信号ADDRの値は
XCP／４−αのパルスが出る毎に更新され、画
面の１ラスタ走査時間に０から95まで変わる。
Ｗ／Ｒ信号はRAMの書込み／読出しの指定を行
なうためのもので、“０”が読出し、“１”が書込
みである。RAM STRBはRAMの書込み、読出し
用のストローブ信号、BFFR STRBはバツフア
レジスタ（Ｄ形フリツプフロツプ）２１８へのス
トローブ信号である。図示のように、XCP／４
−αの各パルスの前半部では、ADDRの値のアド
レスのすべて（RAM２１７の情報）を下のバツ
フアレジスタ２１８へ書込む。次いで後半部で
は、バツフアレジスタ２１８から読み出された情
報を、シフトレジスタ２１３へ送るとともに次段
のRAMの同一アドレスへ書込む。この動作を
XCP／４のパルス毎に繰り返すことにより、
RAMをシフトレジスタとして使うことができ
る。以降の処理は第３１図の処理と全く同一なの
で、説明を省略する。 なお第３１図、第３２図における切出し用バツ
フア２１２中の直列入力並列出力型シフトレジス
タ２１３の代りに、信号をビツト成分に持つラ
ツチレジスタを４本用いることにより切出し用バ
ツフア２１２を実現することもできる。また、ア
ダー２１４、しきい値プリセツト用レジスタ２１
５、コンパレータ２１６の代りに信号をいつた
ん電流値に変換し、電流をアナログ加算した結果
をシユミツト回路で２値化する形態も考えられ
る。さらに、一般にｉ絵素＋ｊ絵素の切出しバツ
フアを実現するためには、ｊ−１個の直列入力直
列出力型のシフトレジスタまたはRAMからなる
シフトバツフアを構成すればよい。 以上のようにして得られたノイズ除去信号
PBNRは、次の群パターンマツチング回路へ提供
される。 第３４図は、第２１図における群パターンマツ
チング回路１１０の基本構成例を示す。同図の２
１０すなわちシフトバツフア０と２、および２２
０すなわちシフトバツフア１は第３１図、第３２
図と同様に、それぞれ順に４本、４本および15本
の直列入力直列出力型のシフトレジスタまたは
RAMから構成される。また、２１２すなわち切
出し用バツフア０，１，２，３は第３１図、第３
２図と同様に、５本の直列入力並列出力型のシフ
トレジスタまたはラツチレジスタから構成され
る。 ここで２１０すなわちシフトバツフア０，２の
役割はノイズ除去回路の場合と同様に、画面上の
Ｘ座標が同一でＹ座標がたとえばモード４で連続
した情報を並列的に得ることである。また、２
２０すなわちシフトバツフア１の役割は、第１２
図の各標準パターン相互のＹ方向の間隔を与える
ことである。２１２すなわち切出し用バツフア
０，１，２，３は第１２図の各領域の対象パター
ンすなわちPKUP０，１，２，３を提供するため
のものである。 ２２１すなわち部分パターンマツチング回路
０，１，２，３は各領域での対象パターンPKUP
０，１，２，３と、標準パターンSTND０，１，
２，３およびMSK０，１，２，３との一致判定
（式(4)参照）を行なう回路であり、各出力PTM
０，１，２，３は対象パターンと標準パターンと
が一致すれば“１”、不一致であれば“０”であ
る。また、マツチングシフト回路２２２は第１２
図、第１３図に示すように各領域間の幾何学的距
離の判定を行なう回路であり、Ｘ方向はマツチン
グ結果PTM０，１，２，３を相対的にデイレー
させることにより、Ｙ方向は２２０すなわちシフ
トバツフア１かな送出されるYTAP信号のうちい
ずれかを選択することによりそれぞれ距離判定を
行なう。なおMTCHijはその判定結果である。 マツチングモード判定回路と２２３は、前述の
マツチングモード（すなわちマツチングの取り
方）の判定処理を行ない、MTCH MODEはその
判定結果である。このように画面走査に従い、順
次求まる判定結果MTCH MODEおよびマツチン
グが取れた画面座標Ｘ／４，Ｙ／４が、一時的に
メモリバツフア２２４に格納される。 また、エリアゲート回路１６３は、指定された
エリアだけのパツドのみを抽出するようにゲート
する信号PTM AREAを発生するための回路であ
る。このようにして、画面内の指定されたエリア
内におけるパツド数Ｎとその抽出結果PADが計
算機へ転送される。 なお上記の構成ではエリアゲート回路が１個で
あつたが、映像処理の都合上さらに複雑な形状を
したエリアをゲートしたい場合には、エリアゲー
ト回路を複数個用いるようにすればよい。 以下、第２１図における群パターンマツチング
回路１１０を構成する各回路の実施例の説明を行
なう。 まず、第３５図は第３４図の部分パターンマツ
チング回路２２１の実施例で、５絵素×５絵素の
部分パターンマツチング回路の１例を示す。同図
中、２３０，２３１は標準パターン、マスクパタ
ーン用の各レジスタで、図示のようにそれぞれ５
個のラツチレジスタ（５ビツト）から成る。各レ
ジスタは図示のように直列に接続されており、各
データはチヤネルコントローラにより書き込まれ
る。すなわち、CHN BSY１を条件として書込み
用ストローブ信号DATA OUTがアンドゲート２
３２を通り、各ラツチレジスタの左から右へデー
タが転送される。 PKUPiは対象パターンの２次元信号であり、
標準パターン用のレジスタ２３０の各ラツチレジ
スタの出力と対応するもの同志が排他論理和
（EOR）回路マトリスで排他論理和をとられ、各
結果は次のナンド回路マトリクス２３４へ送られ
る。各ナンド回路は図示のようにオープンコレク
タになつており、排他論理和の各結果とそれに対
応するマスクパターンとのナンド結果とは図のよ
うに出力部でワイヤードオアされ、ナツト回路２
３５によりパターンマツチング結果の信号PTMi
が得られる。 第３６図は、第３４図のマツチングシフト回路
２２２の一実施例である。ラツチレジスタ２４
１，２４２は第１２図、第１３図の領域間の「距
離−１」すなわちＫX−１，ＫY−１を格納するた
めのもので、各データはチヤネルコントローラに
より書き込まれる。すなわち第３５図と同様に、
CHN BSY１とDATA OUTがアンドゲート２４
０に加えられ、その出力に書込み用ストローブ信
号が与えられる。なお、この部分は第３５図の場
合と同じなので、第３５図のアンドゲート２３２
の出力信号をラツチレジスタ２４１，２４２のス
トローブ信号としてもよい。 ラツチレジスタ２４１の出力すなわちＫX−１
はセレクタ２４４と２４６に与えられ、それぞれ
PTM２，PTM０を直列入力並列出力型のシフト
レジスタ２４３，２４５で遅延させた信号のう
ち、いずれか一方を選択する。また、ラツチレジ
スタ２４２の出力すなわちＫY−１はセレクタ２
４７に与えられ、第３４図のシフトバツフア１の
出力TAPの信号からいずれか一方を選択して
YSEL信号を出力する。 マツチング結果のPTM３はMTCH３０と同じ
信号であり、第１３図の点P30に対応するマツチ
ング結果PTM２に関しては、セレクタ２４４の
出力は２ビツト直列入力並列出力型のシフトレジ
スタ２４８で遅延され、セレクタ２４４の出力、
シフトレジスタ２４８による１絵素遅れ、同じく
２絵素遅れの各信号が順にMTCH２０，２１，
２２となり、第１３図の点P20，P21，P22に対応
するものとなる。 マツチング結果のPTM１は、各２個のRAM２
４９とバツフアメモリ２５０により２ラスタ分だ
け遅延され、PTM１そのもの、１ラスタ遅れ、
２ラスタ遅れの各信号が順にMTCH１０，１
１，１２となり、第１３図の点P10，P11，P12に
対応するものとなる。 マツチング結果のPTM０に関しては、同様に
各２個のRAM２４９、バツフアメモリ２５０と
２５１、ならびに直列入力直列出力のシフトレジ
スタ２５２により、セレクタ２４６の出力、１ラ
スタ＋１絵素遅れ、２ラスタ＋２絵素遅れの各信
号が順に第１３図の点P00，P01，P02に対応する
ものとなる。 以上のようにして、各マツチング結果を第１３
図のような空間的な対応関係にさせることができ
る。またノイズ除去回路１０９の場合と同様に、
本回路のシフトバツフア中のRAM２４９および
バツフアメモリ２５０の代りにシフトレジスタを
用いてもよい。 第３７図は第３４図のマツチングモード判定回
路２２３の一実施例である。同図のアンドゲート
回路群２６０，２６１，２６２では、四つの部分
パターンマツチングのうち三つ以上でマツチング
が取れたか否かを判定する。すなわち、各アンド
ゲート回路群中のアンドゲート２６３は部分パタ
ーンが四つともマツチングがとれたとき、２６４
は第１２図の左上隅のマツチングのみがとれなか
つたとき、２６５は右上隅のマツチングのみがと
れなかつたとき、２６６は左下隅のマツチングの
みがとれなかつたとき、２６７は右下隅のマツチ
ングのみがとれなかつたとき、それぞれ出力
“１”となる。 アンドゲート回路群２６０，２６１，２６２は
第１３図の各領域間の距離が、（ＫX−１）×（ＫY
−１），（ＫX×ＫY），（ＫX＋１）×（ＫY＋１）の群
パターンマツチングに対応する。これらのアンド
ゲート回路群２６０，２６１，２６２の各出力は
それぞれオアゲート２６８を通り、エンコーダ２
６９で３ビツトにコード化される。このオアゲー
ト２６９の出力１ビツトと、コードの３ビツトと
の計４ビツトが領域間の三種類の距離について４
×３＝12（ビツト）の情報としてラツチレジスタ
２７０に一時格納される。 一方、３個のオアゲート２６８の各出力は図示
のようにオアゲート２７１に加えられるが、これ
はアンドゲート２６３〜２６７のうち少なくとも
１個のアンドゲートが“１”となつたこと、すな
わちパツドを検出したことを意味する。よつて、
フリツプフロツプ２７２はセツトされ、DTCT信
号が“１”となる。また、ラツチレジスタ２７０
の出力はマツチングのとれ方を表わし、MTCH
MODE信号として次に説明するメモリバツフア
へ送られる。 第３８図は第３４図のメモリバツフア２２４の
一実施例である。パツドが検出された場合、第３
６図で説明したパツドの求まり方を表わす
MTCH MODEと、そのパツドの画面座標（Ｘ／
４，Ｙ／４）を計算機へ転送する必要がある。 第３８図および各部の動作を示す第３９図にお
いて、PTM AREA＝“１”の条件下でパツドが
検出（すなわち、DTCT＝“１”）されたとき、
XCP／４−ε０にパルスが出ればフリツプフロ
ツプ２８０はセツトし、アンドゲート２８１が開
いてMTCH MODEのデータがメモリバツフア２
８３へ送られる。また、XCP／４−ε１にパル
スが出ればフリツプフロツプ２８０はリセツト
し、アンドゲート２８２が開いて画面座標の２進
データ（Ｘ／４，Ｙ／４）がメモリバツフア２８
３へ送られる。 XCP／４−ε０，XCP／４−ε１のパルスは
DTCT＝“１”なる時間幅で１個づつ出るので、
オアゲート２８４、アンドゲート２８５により
DTCT＝“１”となる毎にアツプダウンカウンタ
２８６の値を２づつ大きくする。一方、メモリバ
ツフア２８３は図示のように複数個のRAM２８
９で構成されており、MTCH MODEまたは
（Ｘ／４，Ｙ／４）のデータの各ビツトが１個の
RAMに対応している。 いま、アンドゲート２８３からパルスが出れ
ば、フリツプフロツプ２８７をセツトしてRAM
２８９の書込み動作を指定し、オアゲート２８８
からのパルスをストローブとして、アツプダウン
カウンタ２８６の内容をRAM２８９のアドレス
へ書込む。ここでデイレー２９０は、書込み用の
最初のストローブパルスのタイミングにより、
RAMのアドレスが０から始まるようにするため
のものである。したがつて、RAM２８９の偶数
アドレスにはMTCH MODE、奇数アドレスには
（Ｘ／４，Ｙ／４）がそれぞれ格納されてゆく。 次に、読出しの場合の動作を説明する。RPTM
命令（第２６図参照）が出ると、まず、アツプダ
ウンカウンタ２８６の内容（すなわち、検出した
パツド数をＮとすれば2Nなる値）をアンドゲー
ト２９１を介して計算機に読込む。これによつ
て、計算機はチヤネルコントローラにより2N個
のデータを高速に読込む。 すなわち、読出し用ストローブパルス
DATAINはアンドゲート２９２でCHN BSY１と
のアンドがとられ、PTM AREA＝“０”なる条
件下で、このストローブパルスはアンドゲート２
９３を通過し、アツプダウンカウンタ２８６をダ
ウンさせる。なお、これとともにフリツプフロツ
プ２８７をリセツトしてRAM読出し動作を指定
し、アツプダウンカウンタ２８６の内容である
RAMのアドレスから、オアゲート２８８の出力
パルスをストローブとして、アンドゲート２９４
を経由して順次読出す。 なおデイレー２９５は読出し用の最初のストロ
ーブパルスのタイミングによりRAMのアドレス
が2N−１からセツトされるようにするためであ
る。したがつて、この読出し動作によりRAMの
2N−１から０まで順に読出されてゆく。 以上のような回路構成により、群パターンマツ
チング回路を実現することができる。 次に、第４０図に第２１図の白面積カウンタ群
Ｄ１１１（あるいは白面積カウンタ群Ｍ１１２）
の一実施例を示す。白面積カウンタ群Ｄ，Ｍとも
回路構成は全く同一であるため、図にはカウンタ
群Ｄに関する回路番号、信号名等を示し、カウン
タ群Ｍに関するものは括弧内に示してある。 本回路のパラメータ書込みもチヤネルコントロ
ーラの制御により行なわれる。すなわち、CHN
BSY２(3)とDATA OUTとがアンドゲート３００
に加えられ、その出力を書込み用ストローブとし
て、たとえば図示のように１６３すなわちエリア
ゲート回路３，２，１，０およびラツチレジスタ
３０２，３０１へデータを直列に書込んでゆく。
ただし、ラツチレジスタ３０１，３０２のデータ
は第１６図のＸS，ＹS（モード１）である。 コンパレータ３０３，３０４はそれぞれＸ＝Ｘ
S，Ｙ＝ＹSになつたとき、各エリアゲート回路１
６３中のＸ，Ｙカウンタを端子，を通じてリ
セツトするとともに、フリツプフロツプ３０５，
３０６をセツトする。したがつてIMP BSY２(3)
＝“１”なる条件下で、Ｘ＝ＸSかつＹ＝ＹSなる
タイミングでアンドゲート３０７が開き、端子
によりすべてのエリアゲート回路１６３を起動す
る。一方、モード１のクロツクパルスXCP，
YCPが端子，より加えられ、すべてのエリ
アゲート回路１６３のＸ，Ｙカウンタを動作させ
る。 各エリアゲート回路は、第１６図に示した各エ
リアを走査中にが“１”となるため、アンドゲ
ート３０８はその時間帯でのXCPパルスが加わ
り、かつ第２１図に示したセレクタ１０６からの
信号DBNR（MBNO）＝“１”すなわち対象パター
ンが白のとき出力を送出し、カウンタ３０９には
計数される。このようにして、各エリアゲート回
路１６３はエリア走査終了時点に端子からパル
スを送出し、フリツプフロツプ３１０をセツトす
る。したがつて、すべてのフリツプフロツプ３１
０がセツトしたタイミングでアンドゲート３１１
が“１”となり、フリツプフロツプ３０５，３０
６，３１０をリセツトし、IMP END２(3)からパ
ルスを送出する。 このようにして、３０９すなわちカウンタ０，
１，２，３に各エリアの白面積値S0，S1，S2，S3
が得られるが、各データはチヤネルコントローラ
により順次読出される。すなわち、CHN BSY２
(3)とDATA INとがアンドゲート３１１に加わ
り、その出力を読出し用ストローブとして
RSLCTとアンドゲート３１２で選択された各デ
ータは、ナンドゲート３１３を経由して順次読出
されてゆく。 第４１図は、第２１図の同期分配回路１１３の
一実施例である。同図中、３２０はたとえば6M
Hzのパルス発振器、３２１はパルス幅変換用の整
形回路で、Ｘ，Ｙカウンタ３２２，３２４および
デコーダ３２３，３２５とともに図示のように接
続されている。なお、この主要出力信号の波形を
第４２図に示す。 ここで、XCPは整形回路３２１の出力で6MHz
のパルス、YCPはデコーダ３２３の出力値が３
８４になる毎１回送出される。すなわち15.7KHz
のパルスである。HD，VDすなわちTVカメラ用
の外部同期信号は、それぞれフリツプフロツプ３
２６，３２８および波形整形回路（レベル、極性
変換用）３２７，３２９により図のようになる。
また、SYNCすなわちモニタ用外部同期信号はフ
リツプフロツプ３３０，３３１，EOR回路３３
２および波形整形回路（レベル、極性変換用）３
３３により図のようになる。 XCP／４はモード４のサンプリングクロツク
パルスで、アンドゲート３３４，３３５および３
３６によりＹカウンタの値が４の倍数のときにの
みＸカウンタの値が４の倍数毎にパルスを出す。
一方、YCP／４はアンドゲート３３５，３３７
によりＹカウンタの値が４の倍数毎に１回のみパ
ルスを出す。なお第４３図にさらに詳細な信号波
形図を示す。 第４１図の３３８〜３４１はデイレーまたはデ
イルー群で、図のような各デイレー時間を有する
ものとすれば、XCP，XCP／４，RAM STRB，
Ｗ／Ｒに関しては第４３図のようにある。なお
BFFR STRBに関しては両図とも省略してあ
る。さらに第４１図のX0，Y0はそれぞれＸ＝
X0，Ｙ＝Y0なるタイミングにパルスを出す信号
である。 以上説明したように、本発明においては主要部
分をすべてハードウエアで実現し、計算機の方は
簡単な座標計算程度の処理を行なうのみのため、
信頼性の高い自動位置検出装置を提供することが
でき、その効果は大きいものである。
第１図はワイヤボンデイング前のIC，LSI等の
ペレツトの説明図、第２図はペレツト上へ設定す
る視野を示す説明図、第３図は本発明の基本装置
構成を示す説明図、第４図は本発明を応用した位
置検出システムの構成例の説明図、第５図は光電
変換器から得られるペレツトの部分的拡大像のア
ナログ映像図、第６図は第５図の２値化映像図、
第７図は本発明における映像サンプリング例の説
明図、第８図は２値化用しきい値計算の原理説明
図、第９図は第８図のしきい値計算を行なうため
の計算機プログラムの説明図、第１０図、第１１
図はノイズ除去処理の原理説明図、第１２図は群
パターンマツチング処理の原理説明図、第１３図
は群パターンマツチング処理用領域の組合せ説明
図、第１４図は第１２図、第１３図の群パターン
マツチング処理を行なうための計算機プログラム
の説明図、第１５図は方向チエツク処理の原理説
明図、第１６図はエリアゲートおよび白面積カウ
ント用に指定する長方形群の説明図、第１７図は
第１５図の方向チエツク処理を行なうための計算
機プログラムの説明図、第１８図はミクロ処理の
原理説明図、第１９図は第１８図のミクロ処理を
行なうための計算機プログラムの説明図、第２０
図は本発明の装置を動作させるための多重動作の
一例を示す説明図、第２１図は第４図の位置検出
システムにおける本発明の基本装置構成例の説明
図、第２２図は本発明の装置を小型計算機
HITAC10に接続した場合のインターフエイス
部の構成例を示す接続図、第２３図は第２１図に
おけるレジスタ、セレクタの実施例を示す接続
図、第２４図は第２２図におけるチヤネルコント
ローラの実施例を示す接続図、第２５図は第２４
図のチヤネルコントローラの動作説明図、第２６
図は第２２図における映像処理用コントローラの
実施例を示す接続図、第２７図は第２６図の映像
処理用コントローラの動作説明図、第２８図は２
値化用しきい値計算回路の実施例を示す接続図、
第２９図はエリアゲート回路の実施例を示す接続
図、第３０図は第２９図の主要部の動作説明図、
第３１図は第２１図におけるノイズ除去回路の実
施例を示す接続図、第３２図は第２１図のノイズ
除去回路の他の実施例を示す接続図、第３３図は
第３２図にRAMの制御動作の説明図、第３４図
は第２１図の群パターンマツチング回路の実施例
を示す接続図、第３５図は第３４図における部分
パターンマツチング回路の実施例を示す接続図、
第３６図は第３４図におけるマツチングシフト回
路の実施例を示す接続図、第３７図は第３４図に
おけるマツチングモード判定回路の実施例を示す
接続図、第３８図は第３４図におけるメモリバツ
フアの実施例を示す接続図、第３９図は第３８図
の動作説明図、第４０図は第２１図における白面
積カウンタ群の実施例を示す接続図、第４１図は
第２１図における同期分配回路の実施例を示す接
続図、第４２図、第４３図は第４１図における信
号波形図である。 １……ISIペレツト、２……タブ（台座部分）、
３−０，３−１……ボンデイングパツト、４−
０，４−１……外部電極、５−０，５−１……視
野像、６……金属板（リードフレーム）、７……
フレーム送り機構、８……ペレツト照明用光源、
９……半透明鏡、１０……対物レンズ、１１……
反射鏡、１３−０，１３−１……リレーレンズ、
１４−０，１４−１，１５−０，１５−１……光
電変換装置、１６−０，１６−１……アナログ映
像信号、１７……映像処理装置、１９……インタ
ーフエイス、２１……制御装置（計算機）、２２
……駆動回路、２３……制御回路、２５……自動
ワイヤボンダ、２６……検出ステーシヨン。
ペレツトの説明図、第２図はペレツト上へ設定す
る視野を示す説明図、第３図は本発明の基本装置
構成を示す説明図、第４図は本発明を応用した位
置検出システムの構成例の説明図、第５図は光電
変換器から得られるペレツトの部分的拡大像のア
ナログ映像図、第６図は第５図の２値化映像図、
第７図は本発明における映像サンプリング例の説
明図、第８図は２値化用しきい値計算の原理説明
図、第９図は第８図のしきい値計算を行なうため
の計算機プログラムの説明図、第１０図、第１１
図はノイズ除去処理の原理説明図、第１２図は群
パターンマツチング処理の原理説明図、第１３図
は群パターンマツチング処理用領域の組合せ説明
図、第１４図は第１２図、第１３図の群パターン
マツチング処理を行なうための計算機プログラム
の説明図、第１５図は方向チエツク処理の原理説
明図、第１６図はエリアゲートおよび白面積カウ
ント用に指定する長方形群の説明図、第１７図は
第１５図の方向チエツク処理を行なうための計算
機プログラムの説明図、第１８図はミクロ処理の
原理説明図、第１９図は第１８図のミクロ処理を
行なうための計算機プログラムの説明図、第２０
図は本発明の装置を動作させるための多重動作の
一例を示す説明図、第２１図は第４図の位置検出
システムにおける本発明の基本装置構成例の説明
図、第２２図は本発明の装置を小型計算機
HITAC10に接続した場合のインターフエイス
部の構成例を示す接続図、第２３図は第２１図に
おけるレジスタ、セレクタの実施例を示す接続
図、第２４図は第２２図におけるチヤネルコント
ローラの実施例を示す接続図、第２５図は第２４
図のチヤネルコントローラの動作説明図、第２６
図は第２２図における映像処理用コントローラの
実施例を示す接続図、第２７図は第２６図の映像
処理用コントローラの動作説明図、第２８図は２
値化用しきい値計算回路の実施例を示す接続図、
第２９図はエリアゲート回路の実施例を示す接続
図、第３０図は第２９図の主要部の動作説明図、
第３１図は第２１図におけるノイズ除去回路の実
施例を示す接続図、第３２図は第２１図のノイズ
除去回路の他の実施例を示す接続図、第３３図は
第３２図にRAMの制御動作の説明図、第３４図
は第２１図の群パターンマツチング回路の実施例
を示す接続図、第３５図は第３４図における部分
パターンマツチング回路の実施例を示す接続図、
第３６図は第３４図におけるマツチングシフト回
路の実施例を示す接続図、第３７図は第３４図に
おけるマツチングモード判定回路の実施例を示す
接続図、第３８図は第３４図におけるメモリバツ
フアの実施例を示す接続図、第３９図は第３８図
の動作説明図、第４０図は第２１図における白面
積カウンタ群の実施例を示す接続図、第４１図は
第２１図における同期分配回路の実施例を示す接
続図、第４２図、第４３図は第４１図における信
号波形図である。 １……ISIペレツト、２……タブ（台座部分）、
３−０，３−１……ボンデイングパツト、４−
０，４−１……外部電極、５−０，５−１……視
野像、６……金属板（リードフレーム）、７……
フレーム送り機構、８……ペレツト照明用光源、
９……半透明鏡、１０……対物レンズ、１１……
反射鏡、１３−０，１３−１……リレーレンズ、
１４−０，１４−１，１５−０，１５−１……光
電変換装置、１６−０，１６−１……アナログ映
像信号、１７……映像処理装置、１９……インタ
ーフエイス、２１……制御装置（計算機）、２２
……駆動回路、２３……制御回路、２５……自動
ワイヤボンダ、２６……検出ステーシヨン。
Claims (1)
- 【特許請求の範囲】 １ 位置検出すべき対象物を２次元パターン信号
に変換する変換手段と、該２次元パターン信号を
２値化する手段と、該対象物の２次元パターン上
の特定パターン部に対して所定の相対的位置にあ
る部分パターンを第１のサンプリング間隔でサン
プリングし、標準パターンとして記憶する手段
と、該２値化手段により２値化された２次元パタ
ーン信号を該第１のサンプリング間隔でサンプリ
ングし、該サンプリングされた２次元パターン信
号から、部分パターン信号を順次切り出す手段
と、該記憶手段に記憶された標準パターンと該切
出し手段により順次切り出した部分パターンのそ
れぞれとを順次比較する比較手段と、該比較手段
が一致を検出した部分パターンの位置に対して所
定の相対的位置にある該特定パターン部の境界線
にまたがるべき矩形領域位置を算出する手段と該
対象物の２次元パターン信号を該第１のサンプリ
ング間隔より小さい第２のサンプリング間隔でサ
ンプリングし、該サンプリングされた信号から該
矩形領域に属し、かつ該２値化手段により定めら
れる２値の内、一方の値を有する絵素の数を算出
する手段と、該算出結果に基づき該特定パターン
部の境界線位置を検出する手段とからなることを
特徴とする位置検出装置。 ２ 前記記憶手段は、前記対象物の２次元パター
ン上の特定パターン部に対し、所定の相対的位置
にある複数の部分パターンを前記第１のサンプリ
ング間隔でサンプリングし、該サンプリングされ
た複数の部分パターンと夫々一致するパターンを
標準パターンとして記憶する手段であり、前記切
出し手段は、前記複数の部分パターン間の相対的
位置関係と同じ相対的位置関係にある複数の部分
パターン群の信号を、それぞれの複数の部分パタ
ーン群の位置をずらしながら順次切り出す手段で
あり、前記比較手段は、該切り出した複数の部分
パターンをそれぞれ対応する標準パターンの一つ
と同時に比較する手段であることを特徴とする特
許請求の範囲第１項の位置検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156261A JPS5981770A (ja) | 1983-08-29 | 1983-08-29 | 位置検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156261A JPS5981770A (ja) | 1983-08-29 | 1983-08-29 | 位置検出装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5651976A Division JPS52140278A (en) | 1976-05-19 | 1976-05-19 | Position detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981770A JPS5981770A (ja) | 1984-05-11 |
| JPS623579B2 true JPS623579B2 (ja) | 1987-01-26 |
Family
ID=15623930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156261A Granted JPS5981770A (ja) | 1983-08-29 | 1983-08-29 | 位置検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981770A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652169B2 (ja) * | 1986-01-31 | 1994-07-06 | 松下電器産業株式会社 | 部品位置認識方法及び装置 |
| JPH07122900B2 (ja) * | 1986-03-13 | 1995-12-25 | シグマツクス株式会社 | 位置ずれ補正装置 |
-
1983
- 1983-08-29 JP JP58156261A patent/JPS5981770A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5981770A (ja) | 1984-05-11 |
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| JPS628072B2 (ja) | ||
| JPS623579B2 (ja) | ||
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